TERAI MASAYUKI (JP)
| WO2009078172A1 | 2009-06-25 |
| JP2009135370A | 2009-06-18 |
B.J.CHOI ET AL.: "Resistive switching mechanism of Ti02 thin films grown by atomic-layer deposition", JOURNAL OF APPLIED PHYSICS, vol. 98, no. ISS.3, 15 August 2005 (2005-08-15)
H.SHIMA ET AL.: "Control of resistance switching voltages in rectifying Pt/TiOx/Pt trilayer", APPLIED PHYSICS LETTERS, vol. 92, no. ISS.4, 1 February 2008 (2008-02-01)
M.C.NIELSEN ET AL.: "Composite and Multilayered TaOx-TiOy High Dielectric Constant Thin Films", IEEE TRANSACTION ON COMPONENTS, PACKAGING, AND MANUFACTURING TECHNOLOGY PART B, vol. 21, no. 3, August 1998 (1998-08-01), pages 274 - 280
Asamichi Kato (JP)
| 絶縁膜を上部電極と下部電極で挟み込んだMIM(Metal/Insulator/Metal)構造を少なくとも含み、 前記絶縁膜が、Ta 2 O 5 膜と30nm未満の厚さのTiO 2 膜の積層構造を含む、ことを特徴とする抵抗変化型メモリ素子。 |
| 前記Ta 2 O 5 膜が、ストイキオメトリックな非晶質膜である、ことを特徴とする請求項1に記載の抵抗変化型メモリ素子。 |
| 前記TiO 2 膜がRutile構造を含む、ことを特徴とする請求項1に記載の抵抗変化型メモリ素子。 |
| 前記下部電極と前記TiO 2 膜が接している、ことを特徴とする請求項1乃至3のいずれか一に記載の抵抗変化型メモリ素子。 |
| 前記下部電極が、RuもしくはPtを含む、ことを特徴とする請求項1乃至4のいずれか一に記載の抵抗変化型メモリ素子。 |
| 前記下部電極が、Ru層とTaN層の積層構造、又はPt層とTaN層の積層構造を含み、 前記TiO 2 膜と、前記Ru層又は前記Pt層とが接している、ことを特徴とする請求項1乃至4のいずれか一に記載の抵抗変化型メモリ素子。 |
| 前記Ta 2 O 5 膜と前記TiO 2 膜の間に、Ti及びTaの相互拡散層を含む、ことを特徴とする請求項1乃至6のいずれか一に記載の抵抗変化型メモリ素子。 |
| 前記Ta 2 O 5 膜中にシリコンが混入している、ことを特徴とする請求項1乃至7のいずれか一に記載の抵抗変化型メモリ素子。 |
| 絶縁膜を上部電極と下部電極で挟み込んだMIM(Metal/Insulator/Metal)構造の絶縁膜に、Ta 2 O 5 膜と30nm未満の厚さのTiO 2 膜の積層膜を用いることで、抵抗変化素子の機能を発現させる、抵抗変化型メモリ素子の動作方法。 |
| 前記上部電極と前記下部電極間に電圧を加え、前記上部電極と前記下部電極間の抵抗値を、前記Ta 2 O 5 単層の抵抗値よりも低くする、ことを特徴とする請求項9に記載の抵抗変化型メモリ素子の動作方法。 |
| 前記Ta 2 O 5 膜と前記TiO 2 膜の間に、Ti及びTaの相互拡散層を含む、ことを特徴とする請求項9に記載の抵抗変化型メモリ素子の動作方法。 |
| 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、 前記下部電極の上に、厚さ30nm未満のTiO 2 膜と、Ta 2 O 5 膜との積層膜を備え、 前記積層膜の上に上部電極を備え、 前記上部電極と前記下部電極で前記積層膜を挟み込んだMIM(Metal/Insulator/Metal)構造を有する、ことを特徴とする半導体装置。 |
| 前記Ta 2 O 5 膜が、ストイキオメトリックな非晶質膜である、ことを特徴とする請求項12に記載の半導体装置。 |
| 前記TiO 2 膜がRutile構造を含む、ことを特徴とする請求項12に記載の半導体装置。 |
| 前記下部電極が、Ru又はPtを含む、ことを特徴とする請求項12乃至14のいずれか一に記載の半導体装置。 |
| 前記下部電極が、Ru層とTaN層の積層構造、又はPt層とTaN層の積層構造を含み、 前記TiO 2 膜と、Ru層又はPt層とが接している、ことを特徴とする請求項12乃至14のいずれか一に記載の半導体装置。 |
| 前記Ta 2 O 5 膜と前記TiO 2 膜の間に、Ti及びTaの相互拡散層を含む、ことを特徴とする請求項12乃至16のいずれか一に記載の半導体装置。 |
| 前記Ta 2 O 5 膜中に、シリコンが混入している、ことを特徴とする請求項12乃至17のいずれか一に記載の半導体装置。 |
| 前記半導体基板上に形成されたトランジスタを覆う第1の層間絶縁膜の上に、前記半導体基板表面の前記トランジスタの第1拡散層とビアを介して接続する前記下部電極と、前記下部電極の上に設けられた、厚さ30nm未満の前記TiO 2
膜と、前記Ta 2
O 5
膜の積層構造を含む抵抗変化層と、 前記抵抗変化層の上に設けられた前記上部電極と、 を備え、 前記上部電極は、前記第1の層間絶縁膜の上に設けられ、前記下部電極、前記抵抗変化層、前記上部電極からなるMIM(Metal/Insulator/Metal)構造を覆う第2の層間絶縁膜上の第1の配線層とビアを介して接続され、 前記半導体基板表面の前記トランジスタの第2拡散層は前記第2の層間絶縁膜上の第2の配線層とビアを介して接続されている、請求項12乃至18のいずれか一に記載の半導体装置。 |
| 前記半導体基板上に形成された層間絶縁膜上に、前記半導体基板表面のトランジスタの第1拡散層とビアを介して接続する前記下部電極と、前記下部電極の上に設けられた厚さ30nm未満の所定膜厚の前記TiO 2
膜と、前記TiO 2
膜の上の前記Ta 2
O 5
膜とを含む積層構造の抵抗変化層と、前記抵抗変化層の上に設けられた前記上部電極と、を備え、 前記層間絶縁膜の上の別の層間絶縁膜には前記抵抗変化層に達する開口部が設けられ、前記上部電極は前記別の層間絶縁膜の前記開口部に設けられ、前記半導体基板表面の前記トランジスタの第2拡散層は所定の層の配線層とビアを介して接続されている、請求項12乃至18のいずれか一に記載の半導体装置。 |
| 前記抵抗変化層の抵抗値をTa 2 O 5 単層の抵抗値よりも低くするために、前記第1の配線層、前記トランジスタのゲート電極に正電圧印加時、及び、前記抵抗変化層の高抵抗から低抵抗へのスイッチング時に、前記第1の配線層、前記トランジスタのゲート電極に正電圧印加時、前記ゲート電極に印加する電圧を調整して電流制限し、前記抵抗変化層が所望の抵抗値とされる、請求項12乃至20のいずれか一に記載の半導体装置。 |
| 請求項1乃至8のいずれか一に記載の抵抗変化型メモリ素子を備え、前記抵抗変化型メモリ素子の前記下部電極はビアを介して半導体基板表面のトランジスタの一の拡散層と接続される、ことを特徴とする半導体装置。 |
| 請求項1乃至8のいずれか一に記載の抵抗変化型メモリ素子を備え、前記抵抗変化型メモリ素子の前記下部電極が配線上に形成されている、ことを特徴とする半導体装置。 |
| 前記抵抗変化層の抵抗値を読み出す時に、前記上部電極には正電圧が印加される、ことを特徴とする請求項12乃至23のいずれか一に記載の半導体装置。 |
| 前記上部電極に負電圧を印加するか、又は、前記第2の配線層及び前記トランジスタのゲート電極に正の電圧を印加することで、前記抵抗変化層を高抵抗状態に変化させる、ことを特徴とする請求項19に記載の半導体装置。 |
| 前記上部電極に負電圧を印加するか、又は、前記所定の層の配線層及び前記トランジスタのゲート電極に正の電圧を印加することで、前記抵抗変化層を高抵抗状態に変化させる、ことを特徴とする請求項20に記載の半導体装置。 |
| 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する導電膜、厚さ30nm未満のTiO 2 膜、Ta 2 O 5 膜の積層膜、導電膜を堆積し、露光工程・エッチング工程を用いて、絶縁膜を上部電極と下部電極で挟み込んだMIM(Metal/Insulator/Metal)構造を形成する、ことを特徴とする半導体装置の製造方法。 |
| 前記半導体基板上の前記層間絶縁膜の上に、前記半導体基板表面の前記トランジスタの拡散層とビアを介して接続する導電膜を堆積したのち、露光・エッチング工程を用いて前記導電膜を下部電極にパターン形成し、 前記下部電極を含む基板上に、厚さ30nm未満のTiO 2 膜、Ta 2 O 5 膜の積層膜を堆積し、 更に前記層間絶縁膜及び前記積層膜を覆う別の層間絶縁膜を堆積し、 前記堆積した別の層間絶縁膜の前記下部電極に対応する位置に、前記TiO 2 膜、Ta 2 O 5 膜の前記積層膜の表面に達する開口を設けたのち導電膜を堆積し、 露光・エッチング工程を用いて前記導電膜を上部電極にパターン形成することで、前記積層膜を上部電極と下部電極で挟み込んだMIM(Metal/Insulator/Metal)構造を形成する、ことを特徴とする請求項27記載の半導体装置の製造方法。 |
(関連出願についての記載)
本発明は、日本国特許出願:特願2008-161674号(
2008年6月20日出願)、特願2008-301274号(2008年11月2
6日出願)及び特願2009-002282号(2009年1月8日出願)
の優先権主張に基づくものであり、同出願の
全記載内容は引用をもって本書に組み込み記
載されているものとする。
本発明は、抵抗変化素子及びそれを用いた
抗変化型メモリの動作方法に関する。
不揮発性メモリの分野においては、フラ シュメモリを筆頭に、強誘電体メモリ(Ferbam )、MRAM(magnetic RAM)、OUM(Ovonic Unified Memory)等の 研究が盛んである。
最近、これらの従来の不揮発性メモリと なる抵抗変化型不揮発メモリ(ReRAM:resistance RAM)が提案されている(非特許文献1)。この非 許文献1に記載されている抵抗変化型不揮発 モリは、電圧パルスの印加によってメモリ ルの抵抗変化層の抵抗値を設定することに り情報を書き込むことができ、かつ情報の 破壊読み出しを行うことができる不揮発性 モリである。セル面積が小さく、かつ多値 が可能なことから、既存の不揮発性メモリ しのぐ可能性を有する。
非特許文献1では、抵抗変化層としては、PCM O(Pr 0.7 Ca 0.3 MnO 3 )及びYBCO(YBa 2 Cu 3 O y )が用いられている。
抵抗変化型不揮発性メモリについては、 の提案もなされている(非特許文献2、非特 文献3)。
非特許文献2では、抵抗変化層として約50nm 多結晶NiO x (x=1~1.5)が用いられている。
上部電極に正の電圧を印加することで、低 抗状態もしくは高抵抗状態に変化すること 述べられている。非特許文献3では、抵抗変 化層に80nmの微結晶TiO 2 を用いている。この場合、2通りの動作方法 示されている。一つ目は上部電極に負(正)電 圧を印加することで低抵抗化し、正(負)電圧 印加することで高抵抗化する動作方法(両極 性動作)、二つ目は正(負)電圧印加のみで低抵 抗化と高抵抗化を行う(単極性動作)方法であ 。抵抗変化層に、TiO 2 を用いたReRAMのスイッチングメカニズムは、 下のように推定されている。まず、最初の 電圧印加(「Forming」と呼ぶ)によってTiO 2 中にフィラメントが形成され、フィラメント の抵抗変化でスイッチング動作が起こる(非 許文献4)。低抵抗状態から高抵抗状態へのス イッチング(Reset)は、上部電極に正負どちら 電圧を加えても起き、上部電極に正の電圧 加えた場合はフィラメントの上部電極近傍 高抵抗化し、上部電極に負の電圧を加えた 合はフィラメントの下部電極近傍が高抵抗 する(非特許文献5)。このことから、フィラ ントの陽極酸化がReRAMのスイッチングメカニ ズムの1つの候補として考えられている。
上記非特許文献1~5の全開示内容はその引用
もって本書に繰込み記載する。
以下に本発明による分析を与える。
非特許文献1~3のように、抵抗変化層に多 晶もしくは微結晶材料を用いて抵抗変化型 揮発メモリの微細化を進めた場合、素子サ ズに対して、結晶粒の大きさが無視できな なる。特に、結晶粒による抵抗変化層表面 凹凸が起因して、素子間の電気特性バラツ が大きくなってしまう、という問題がある
抵抗変化層を薄膜化することで凹凸を抑 ることはできるが、抵抗変化層を薄くした 合、リーク電流の大幅な増大により、スイ チング動作が得られなくなるため、50nm以上 の厚い抵抗変化層が用いられてきた。また、 単層の抵抗変化層を上下電極で挟んだ対照構 造のReRAMを用いた場合、以下のような問題が る。
図32(a)は、抵抗変化層として単層の遷移 属酸化物(TMO)を上下電極(上部電極:T.E.、下部 電極:B.E.)で挟んだ対称構造のReRAMの構成を示 図である。図32(b)、(c)は、図32(a)のReRAMを用 た場合の問題点を説明するための図である
図32(b)は単極性動作モード場合、図32(c)は両 極性モードの場合のスイッチング及び読出し 時の上部電極電流(I T.E. )と、上部電極印加電圧(V T.E. )の関係を示している。
単極性動作モードの場合、図32(b)に示すよ に、Reset動作(低抵抗状態から高抵抗状態へ スイッチ)をSet動作(高抵抗状態から低抵抗状 態へのスイッチ)よりも低い電圧で行うが、 み出し電圧(V T.E. for Read)との差が小さいため、Readディスタ ブによって高抵抗化し、誤動作する可能性 高い。
両極性動作の場合、図32(c)の実線で示す うに、一見すると、Readディスターブによる 抵抗化の可能性は小さいように見えるが、 32(a)の対称構造のReRAMを用いた場合、フィラ メントの上下電極近傍どちらも高抵抗化する ため、破線で示した潜在的な高抵抗化不良が 存在し、やはり、Readディスターブによる誤 作の危険性が高い。
非揮発性メモリ(NVM)の信頼性としては、
・保持、
・プログラムディスターブ耐性、
・リードディスターブ耐性
が主な評価項目になる。
ReRAMの場合、1T1R(1つのトランジスタと1つ 抵抗構成)の場合、プログラムディスターブ が無い。ReRAMは2端子素子であるため、保持に 比べてリードディスターブ耐性の方が重要に なる。
さらに、従来のReRAMでは上部電極形成時 スパッタダメージによる抵抗変化層の劣化 大きく、歩留まりを高めるのが困難であっ 。
したがって、本発明の目的は、高集積化 有利であり、安定したスイッチング特性を 現する絶縁膜構造の抵抗変化型不揮発メモ 及びその動作方法を提供することにある。 発明は、リード・ディスターブ耐性の高い 高信頼な抵抗変化型不揮発メモリを提供す こともその目的の1つとしている。
本発明によれば、前記した課題の少なくと 一つを解決するために、絶縁膜を金属電極 挟み込んだMIM(Metal/Insulator/Metal)構造を少な とも含み、前記絶縁膜がTa 2 O 5 と30nm未満のTiO 2 の積層構造である抵抗変化型メモリ素子が提 供される。本発明において、Ta 2 O 5 層がストイキオメトリックな非晶質膜である 。
また、本発明によれば、上下電極間に電圧 加えて上下電極間の抵抗値を前記Ta 2 O 5 単層の抵抗値よりも低くする抵抗変化型メモ リ素子の動作方法が提供される。
本発明によれば、高集積化に有利であり 安定したスイッチング特性を実現すること できる。また、本発明によれば、リード・ ィスターブ耐性の高い、高信頼なメモリ素 を実現することができる。
本発明によれば、素子の歩留まりを高め ことができる。
1 下部電極
2 絶縁層(TiO 2
/Ta 2
O 5
積層膜:抵抗変化層)
3 上部電極
4 ゲート絶縁膜
5 ゲート電極
6 ソース/ドレイン
7 ソース/ドレイン
8~10 ビア
11 第一の配線層
12 第二の配線層
13 第一の層間絶縁膜
14 第二の層間絶縁膜
15 半導体基板
16 ゲート側壁
17 第三の層間絶縁膜
18 TaN(TaN層)
19 Ru(Ru層)
20 絶縁層(TiO 2
/Ta x
Si y
O z
積層膜:抵抗変化層)
本発明の原理を説明する。本発明の抵抗変 型メモリ素子においては、絶縁膜を上部電 と下部電極で挟み込んだMIM(Metal/Insulator/Metal )構造を含み、絶縁膜がTa 2 O 5 と、30nm未満の膜厚のTiO 2 の積層構造を備えている。微結晶であるTiO 2 が30nm未満の薄膜であり、かつ、Ta 2 O 5 が非晶質で平坦であることにより、Ta 2 O 5 /TiO 2 積層膜表面の凹凸を低減することができる。
本発明によれば、抵抗変化素子を微細化 た場合に、抵抗変化層表面の凹凸に起因し 素子間の電気特性バラツキを改善すること できる。
本発明の抵抗変化型メモリ素子では、上下 極間にある所定の電圧を引加し、Ta 2 O 5 層中に低抵抗のスイッチング経路を形成して おく必要がある。
前述したように、Ta 2 O 5 層は均質な非晶質であるから、素子間ばらつ きの少ないスイッチング経路が形成できる。
本発明の抵抗変化型メモリ素子は、TiO 2 層と接した電極に所定の正電圧を印加するか 、もしくは、Ta 2 O 5 と接した電極に所定の負電圧を印加すること で、低抵抗状態から高抵抗状態にスイッチン グすることができる。
以上のように、本発明によれば、高集積 に有利であり、ばらつきが少なく安定した 気特性を有する抵抗変化型メモリ素子が実 できる。
また、抵抗変化層が非対称であり、かつ、 イッチングしないTa 2 O 5 層との積層膜であることにより、両極性動作 における潜在的なReset不良を低減することが き、リード・ディスターブ耐性が向上する 以下では具体的な実施例に即して説明する
図1は、本発明の一実施例の抵抗変化型メモ リ素子の断面を模式的に示す図である。本実 施例の半導体装置は、絶縁層(絶縁膜)2を下部 電極1と上部電極3で挟み込んだMIM(Metal/Insulator /Metal)構造を少なくとも含む抵抗変化型メモ 素子であって、絶縁層2は、Ta 2 O 5 と膜厚が30nm未満のTiO 2 の積層構造を備えている。Ta 2 O 5 層は、好ましくは、ストイキオメトリックな 非晶質である。TiO 2 層は上部電極とTa 2 O 5 の間に形成されていても良いが、下部電極と Ta 2 O 5 層の間に形成されている方がより望ましい。 ここでは、TiO 2 層は下部電極1とTa 2 O 5 層の間に形成する。
本発明で用いられるTa 2 O 5 層、及び膜厚が30nm未満のTiO 2 層は、それぞれ単層では抵抗変化型メモリ素 子として機能しない。
Ta 2 O 5 膜と膜厚が30nm未満のTiO 2 膜との積層膜にした場合にのみ、抵抗変化型 メモリ素子として機能することを、本願発明 者は、実験から見出した。
下部電極1は、基本的に導電性を有してい れば良い。下部電極1は、例えば、Au、Ni、Co Pt、Ru、Ir、Ti、Cu、Taやイリジウム-タンタル 金(Ir-Ta)、スズ添加インジウム酸化物(ITO)、 たは、これらの合金、またはこれらの酸化 や窒化物、フッ化物、炭化物、シリサイド どによって形成できる。また、これらの材 の積層体であっても良い。
上部電極3は、基本的に導電性を有してい れば良い。上部電極3は、例えば、Au、Ni、Co Pt、Ru、Ir、Ti、Cu、Taやイリジウム-タンタル 金(Ir-Ta)、スズ添加インジウム酸化物(ITO)、 たはこれらの合金、またはこれらの酸化物 窒化物、フッ化物、炭化物、シリサイドな によって形成できる。また、これらの材料 積層体であっても良い。
なお、抵抗変化素子に含まれるMIM構造に いて、隣接する層同士が、それらの少なく も一部の領域において積層されていれば良 。
抵抗変化型メモリ素子では、上下電極間に 圧を加えて、上下電極間の抵抗値を、Ta 2 O 5 単層の抵抗値よりも低くする動作を含む。
上下電極間の抵抗値をTa 2 O 5 単層の抵抗値よりも低くする動作(Forming)を行 った後、TiO 2 層と接した電極に所定の正電圧を印加するこ とで、高抵抗状態から低抵抗状態、もしくは 、低抵抗状態から高抵抗状態にスイッチング し、抵抗値を保持することができる。
以下、Ta 2 O 5 膜と膜厚が30nm未満のTiO 2 膜を積層することで、抵抗変化素子の機能が 発現することを実験結果から示す。
実験には、表1に示す試料を作製した。
サンプル1(比較例1)はMIMの絶縁層として膜厚 が17nmのTiO 2 単層膜を用いた。
サンプル2(比較例2)はMIMの絶縁膜として膜厚 が13nmのTa 2 O 5 単層膜を用いた。
サンプル3(実施例)はMIMの絶縁膜として膜厚 17nmのTiO 2 と膜厚が10nmのTa 2 O 5 の積層膜を用いた。
サンプル4(実施例)はMIMの絶縁膜として膜厚 17nmのTiO 2 と膜厚が13nmのTa 2 O 5 の積層膜を用いた。
サンプル5(実施例)はMIMの絶縁膜として膜厚 17nmのTiO 2 と膜厚が15nmのTa 2 O 5 の積層膜を用いた。
サンプル6(実施例)はMIMの絶縁膜として膜厚 30nmのTiO 2 と膜厚が15nmのTa 2 O 5 の積層膜を用いた。
まず、半導体基体上にDCスパッタ装置を いて膜厚が5nmのTi、膜厚が40nmのRuを常温で連 続して成膜し、下部電極とした。
続いて、DCスパッタ装置で反応性スパッ を行い、膜厚が17nmもしくは30nmのチタン酸化 膜を成膜した。
サンプル2はチタン酸化膜を成膜しなかっ た。
スパッタターゲットにはTiを用い、O 2 とArの流量比を1:5で流した。チャンバー内圧 は10mTorrとし、成膜温度は300度、パワーは4.2 kWとした。
成膜したチタン酸化膜の組成をXPS(X-ray ph otoemission spectroscopy)を用いて評価した。
図2(A)、(B)は、O1s(525~545eV)及びTi2p(450~480eV) 道のXPSスペクトルを示している。X線源には Al(kα)線を用いた。
O1s及びTi2pそれぞれのピーク面積から得られ るチタン酸化膜の組成比(O/Ti)はほぼ2であり TiO 2 が形成されていることがわかった。
次にRFスパッタ装置を用いて、タンタル酸 膜を成膜した。スパッタターゲットにはTa 2 O 5 を用い、O 2 とArを10sccm、5sccmで流した。成膜温度は350℃ パワーは2kWとした。
成膜したタンタル酸化膜の組成をXPS(X-ray photoemission spectroscopy)を用いて評価した。図3 は、Ta4f(15~35eV)及びO1s(525~545eV)軌道のXPSスペク トルを示している。X線源にはAl(kα)線を用い 。
図3(A)に示すように、Ta4f領域では、Ta 2 O 5 由来のTa 5+ 4f 5/2 、Ta 5+ 4f 7/2 ピークと、強度の弱い金属Ta由来のTa 0 4f 5/2 、Ta 0 4f 7/2 ピークが観測された。また、図3(B)に示すよ に、O1s領域では、Ta-Oの結合に由来するピー が観測された。
ピーク面積から得られるタンタル酸化膜の 成比(O/Ta)は2.5であり、ストイキオメトリッ なTa 2 O 5 膜が形成されていることがわかった。
次に成膜したTa 2 O 5 膜の結晶性と結晶化温度を調べる為、XRD(X-Ray diffraction)評価を行った。試料はSi上にTa 2 O 5 を成膜した後、酸素雰囲気で500℃乃至700℃の 高温アニールを行った。
図4に、XRDスペクトルを示す。図4より、Ta 2 O 5 膜は700℃以上で結晶化し、(001)面、(200)面、(2 01)面の形成が確認できた(700℃未満の温度で 測されているピークは基板のSi由来である)
今回の実験では700℃以上の高温アニールを っていないため、Ta 2 O 5 は非晶質である。
また、本発明の不揮発性記憶装置(抵抗変化 型メモリ素子)を集積回路の配線層に搭載し 場合も、配線層のプロセス温度は、600℃以 であるため、Ta 2 O 5 は非晶質を保つ。
図9に、Ta 2 O 5 /TiO 2 積層膜のSIMSプロファイルを示す。実線(w/o An neal)は、積層膜形成後の追加アニール無しの 料の結果、破線(with 400℃、30min、Anneal)は、 400℃、30分の追加アニールを行った試料の結 を示している。
図9に示すように、今回の実験で用いたTa 2 O 5 /TiO 2 積層膜は、Ta 2 O 5 中にTiO 2 中のTiが拡散した、相互拡散層を界面付近に んでいることがわかる。ただし、TiはTa 2 O 5 表面までは拡散しておらず、表面付近ではス トイキオメトリックなTa 2 O 5 膜である。
積層膜形成後に、400℃、30分の追加アニ ルを行ったがプロファイルに変化は無かっ 。つまり、積層膜形成後は安定であり、熱 性が高いことがわかる。
Ta 2 O 5 成膜後、上部電極としてPtを、electron-gun蒸着 を用いて成膜した。この際、ステンシルマ クを用いて上部電極パターンを形成した。
以上のようにして作成したサンプルの上 電極間の初期リーク電流とスイッチング特 を評価した。評価した電極形状は25μm角で る。
スイッチング特性は、下部電極に正バイ スを印加して絶縁層を低抵抗化(以下、「For ming」という)した後で、評価を行った。このF orming処理によって、MIMの絶縁層内に電流経路 (スイッチングパス)が形成され、その電流経 内でスイッチング現象が起きる。評価結果 表2にまとめた。
なお、表2において、1Vの電圧印加で初期 ーク電流が1E-5A以上と大きかったサンプル ×、1Vの電圧印加で初期リーク電流が1E-5A未 と小さく、良好な絶縁性を示したサンプル ○、スイッチング特性を示さなかったサン ルを×、スイッチング特性を示したサンプル を○と判定した。
表2に示すように、TiO 2 単層膜を用いたサンプル1は、初期リーク電 が非常に大きく、スイッチング特性も示さ かった。これは、TiO 2 が膜厚17nmと薄膜であることに起因している
Ta 2 O 5 単層膜を用いたサンプル2は、初期リーク電 は低いがスイッチング特性は発現しなかっ 。Ta 2 O 5 のスイッチング特性は論文等でも報告が無い 。
一方、膜厚が17nmのTiO 2 とTa 2 O 5 の積層膜であるサンプル3、4、5は、初期リー ク電流が低く、かつ下部電極に正バイアスを 印加してFormingした後でスイッチング特性を した。
図5(A)、(B)、(C)は、サンプル3、4、5の抵抗 変化素子のスイッチング特性を示す図である 。
サンプル3、4、5は、TiO 2 層と接した下部電極側に正バイアス、ここで は、上部電極側に負バイアスを印加すること で、低抵抗状態から高抵抗状態へスイッチン グし、逆バイアスでは、高抵抗状態にスイッ チングしなかった。これは、高抵抗側へのス イッチングが、TiO 2 層に接した電極方向への酸素イオン(O-)拡散 陽極酸化に起因しているためと考えられる
つまり、TiO 2 /Ta 2 O 5 積層膜内の電界によって、酸素イオン(O-)がTi O 2 層に接した電極方向に拡散し、TiO 2 層内もしくはTiO 2 /Ta 2 O 5 界面でスイッチングパスの酸化反応が起こる 為と考えられる。
なお、TiO 2 /Ta 2 O 5 積層膜内のスイッチングパスは、TiO 2 層からTa 2 O 5 内を貫通して形成されていることが実験より わかった。
図6は、Ta 2 O 5 単層構造(サンプル2)、及びTa 2 O 5 /TiO 2 積層構造(サンプル4)の初期リーク電流、及び 、Ta 2 O 5 /TiO 2 積層構造(サンプル4)のForming後の低抵抗状態 及び、高抵抗状態の電流特性を示したもの ある。
図6に示すように、Ta 2 O 5 /TiO 2 積層構造(サンプル4)のForming後の高抵抗状態 上下電極間電流は、Ta 2 O 5 単層構造(サンプル2)の初期リーク電流よりも 大きい。つまり、Ta 2 O 5 /TiO 2 積層構造(サンプル4)のTa 2 O 5 層の抵抗値は、Forming前の抵抗値よりも低く っているといえる。
つまり、Forming処理によって、Ta 2 O 5 /TiO 2 積層構造(サンプル4)のTa 2 O 5 層中にも、スイッチングパスが形成されるこ とが分かる。
前述したように、抵抗変化の現象が起きて るのは、スイッチングパスに沿ったTiO 2 層内もしくはTiO 2 /Ta 2 O 5 界面であるため、TiO 2 層を下にし、Ta 2 O 5 層を上にした場合、上部電極成膜時のスパッ タダメージの影響を受け難くなり、安定した スイッチング動作が得られる。
なお、TiO 2 層の膜厚を30nmに増やした場合、表2のサンプ 6に示すように、Ta 2 O 5 層との積層膜であるにもかかわらず、スイッ チング動作しなかった。TiO 2 層の膜厚増大による、表面の凹凸劣化が原因 の一つである。
以上の実験結果より、MIM構造の絶縁層にTa 2 O 5 膜と膜厚が30nm未満のTiO 2 膜との積層膜を用いることで、抵抗変化素子 の機能が発現することが示された。
本発明の抵抗変化型の不揮発メモリの抵抗 化層は、微結晶であるTiO 2 の膜厚が30nm未満の薄膜であり、なおかつ、Ta 2 O 5 が非晶質で平坦であることより、Ta 2 O 5 /TiO 2 積層膜表面の凹凸を低減することができる。
よって、本発明によれば、抵抗変化素子 微細化しても、抵抗変化層表面の凹凸に起 した素子間の電気特性バラツキを改善する とができる。
また、本発明によれば、Ta 2 O 5 層が上部電極形成時のスパッタダメージを緩 和する層として働くため、歩留まりを高める ことができる。
また、本発明の抵抗変化型メモリ素子にお ては、上下電極間にある所定の電圧を印加 (Forming電圧)、TiO 2 層とTa 2 O 5 層を貫通するように、スイッチングパスを形 成しておく必要があるが、Ta 2 O 5 層は、均質な非晶質であるから、素子間ばら つきの少ないスイッチングパスが形成できる 。
また、抵抗変化層が非対称で、かつ、スイ チングしないTa 2 O 5 層との積層膜であることにより、両極性動作 における潜在的なReset不良を低減することが き、リード(Read)ディスターブ耐性が向上す 。
次に、本発明の半導体装置を1T1R型(1トラ ジスタ1抵抗)のReRAMに適用した実施例につい て説明する。
図7は、本発明の抵抗変化型不揮発メモリ のMIM素子が搭載された1T1R型のReRAMの断面構成 を模式的に示す図である。
図7を参照すると、半導体基板15上にゲート 縁膜4、及びゲート電極5、ソース/ドレイン6 及び7からなる制御トランジスタが形成され ソース/ドレイン7と接続するようにビア8が 成され。ビア8と接続するように下部電極1、 Ta 2 O 5 と膜厚が30nm未満のTiO 2 の積層構造から成る絶縁層2、上部電極3が順 積層されたMIM構造が形成され、上部電極3上 にビア10が形成され、ビア10と接続するよう 第二の配線層12(配線層にパタン形成された 線)が形成され、ソース/ドレイン6と接続す ようにビア9が形成され、ビア9と接続するよ うに第一の配線層11(配線層にパタン形成され た配線)が形成されている。
制御トランジスタとしては、N型電界効果 トランジスタ(NFET)でもP型電界効果トランジ タ(PFET)でも良いが、本実施例ではNFETを用い 。
ゲート絶縁膜4としては、ゲート酸化膜を 用いたが、ハフニウム酸化膜やジルコニウム 酸化膜、アルミナ、もしくは、これらのシリ ケート、窒化物、積層膜であっても良い。
本実施例では、ゲート電極5としては、リ ンが添加されたポリシリコンを用いたが、メ タルゲートやシリサイドゲートであってもよ い。
下部電極1は、基本的に導電性を有してい れば良い。下部電極1は、例えば、Au、Ni、Co Pt、Ru、Ir、Ti、Cu、Taやイリジウム-タンタル 金(Ir-Ta)、スズ添加インジウム酸化物(ITO)、 たはこれらの合金、またはこれらの酸化物 窒化物、フッ化物、炭化物、シリサイドな によって形成できる。また、これらの材料 積層体であっても良い。本実施例では、Ru 用いた。
上部電極3は、基本的に導電性を有してい れば良い。上部電極3は、例えば、Au、Ni、Co Pt、Ru、Ir、Ti、Cu、Taやイリジウム-タンタル 金(Ir-Ta)、スズ添加インジウム酸化物(ITO)、 たは、これらの合金、またはこれらの酸化 や窒化物、フッ化物、炭化物、シリサイド どによって形成できる。また、これらの材 の積層体であっても良い。本実施例では、R uを用いた。
絶縁層(「抵抗変化層」ともいう)2のTiO 2 とTa 2 O 5 の積層膜はどちらが上であっても良いが、抵 抗が変化する箇所がTiO 2 層内もしくはTiO 2 /Ta 2 O 5 界面であるため、上部電極形成時のスパッタ ダメージの影響を軽減する観点から、TiO 2 層が下の方が望ましい。本実施例では、17nm 膜厚のTiO 2 をまず堆積し、連続して13nmの膜厚のTa 2 O 5 を堆積した構造を用いた。
次に、本実施例の動作について説明する
まず、Formingを行うため、第一の配線層11 びゲート電極5に正の電圧を印加し、絶縁層 (抵抗変化層)2を低抵抗化する。このとき、ゲ ート電極5に印加する電圧を調整して、制御 ランジスタによる電流制限がかかるように 、絶縁層(抵抗変化層)2が所望の抵抗値にな ようにする。なお、Formingは、第一の配線層1 1の替わりに、第二の配線層12に正の電圧を印 加しても良い。
低抵抗状態から高抵抗状態へのスイッチ グ時には、第一の配線層11及びゲート電極5 正の電圧を印加する。
高抵抗状態から低抵抗状態へのスイッチ グには、第一の配線層11及びゲート電極5に の電圧を印加する。このとき、第一の配線 11には、高抵抗状態へのスイッチング時よ も高い電圧を印加する。また、ゲート電極5 印加する電圧を調整して、制御トランジス による電流制限がかかるようにし、抵抗変 層2が所望の抵抗値になるようにする。
なお、高抵抗状態から低抵抗状態へのス ッチング時には、第一の配線層11の替わり 第二の配線層12に正の電圧を印加しても良い 。
図8は、本実施例の1T1R型のReRAMの製造を工 程順に示す図である。図8を参照して、本実 例の製造方法について説明する。
まず、図8(a)に示すように、半導体基板15 にゲート酸化膜4及びリン添加ポリシリコン 5を堆積し、露光工程とドライエッチング工 を用いてパターニングすることでゲート電 5を形成する。
次に、図8(b)に示すように、ゲート電極5を スクとしてドーズ量2E+15cm -2 のリン注入を行い、ソース/ドレイン領域6、7 を形成する。
次に、図8(c)に示すように、半導体基板15 面に第一の層間絶縁膜13を堆積し、CMP(Chemica l Mechanical Pollishing)法を用いることで表面を 坦化する。本実施例では、第一の層間絶縁 13として、酸化膜を用いる。
次に、第一の層間絶縁膜13に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。
さらに、図8(d)に示すように、CMP法を用い て表面を平坦化するとともに、ビア部以外の TiN及びWを除去し、ビア8を形成する。
次に、図8(e)に示すように、膜厚40nmのRu、膜 厚17nmのTiO 2 、膜厚13nmのTa 2 O 5 、膜厚40nmのRuを順次堆積し、露光工程とドラ イエッチング工程を用いて下部電極1、絶縁 (抵抗変化層)2、上部電極3から成るMIM構造を 成する。Ruの堆積にはDCスパッタ法を用いる 。TiO 2 の堆積には、DCスパッタ装置を用いた反応性 パッタ法を用いる。スパッタターゲットに Tiを用い、O 2 とArの流量比を1:5で流す。チャンバー内圧力 10mTorrとし、成膜温度は300度、パワーは4.2kW した。Ta 2 O 5 の堆積にはRFスパッタ法を用いる。スパッタ ーゲットにはTa 2 O 5 を用い、O 2 とArを10sccm、5sccmで流した。成膜温度は350℃ パワーは2kWとする。
次に、図8(f)に示すように、半導体基板15 面に第二の層間絶縁膜14を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第二の層間絶縁膜14として酸化膜を用いる 。
次に、第二の層間絶縁膜14及び第一の層 絶縁膜13に露光工程とドライエッチング工程 を用いてビアを開け、TiN及びWを堆積する。
さらに、図8(g)に示すように、CMP法を用い て表面を平坦化するとともに、ビア部以外の TiN及びWを除去し、ビア9、10を形成する。
第二の層間絶縁膜14の上に、TiN、Alを順次 堆積して金属配線層(metal interconnect layer)を 成し、露光工程とドライエッチング工程を いてパターニングすることで、第一、第二 配線層11、12を形成する。
本実施例では、抵抗変化型不揮発メモリ MIM素子を制御トランジスタのソース/ドレイ ン6、7に接続することで、Forming電圧印加時や 高抵抗から低抵抗へのスイッチング時にトラ ンジスタのゲート電極5によって電流制御で るため、低バラツキのスイッチング動作を 現できる。
本発明の半導体装置を1T1R型(1トランジス 1抵抗)のReRAMに適用した実施例の別の形態を 示す。
図10は、本発明の半導体装置を1T1R型(1トラ ジスタ1抵抗)のReRAMに適用した断面構成を示 図である。図10を参照すると、半導体基板15 上にゲート絶縁膜4、及びゲート電極5、ゲー 側壁16、ソース/ドレイン6及び7からなる制 トランジスタが形成され、ソース/ドレイン6 と接続するようにビア9が形成されている。 ア9と接続するように第一の配線層11(配線層 パタン形成された配線)が形成されている。 ソース/ドレイン7と接するようにビア8が形成 され、ビア8と接続するように第二の配線層12 が形成されている。第一の配線層11と接する うにビア10が形成され、ビア10と接続するよ うに、下部電極1が形成されている。下部電 1上に、Ta 2 O 5 と30nm未満のTiO 2 の積層構造から成る絶縁層(抵抗変化層)2、第 三の層間絶縁膜17が形成され、第三の層間絶 膜17の開口部に上部電極3が埋め込まれ、絶 層2と接している。
本実施例の構造では、下部電極1よりも上 部電極3の方が小さく形成されており、MIM構 の面積は、上部電極3と絶縁層(抵抗変化層)2 の接触面積によって律速されている。
ここでは、制御トランジスタとして、NMOSを 用い、ReRAMモジュールには、上部電極(T.E.:Pt)/ Ta 2 O 5 (膜厚10nm)/TiO 2 (膜厚3nm)/下部電極(B.E.:Ru)の積層構造を用いた 。
図11は、本実施例で作製した、1T1R-ReRAMのMIM 分の断面TEM(Transmission Electron Microscope:透過 電子顕微鏡)像を示している。Ta 2 O 5 層がアモルフォスであり、上部電極(T.E.)との 界面が非常に平坦であることがわかる。TiO 2 層の膜厚は3nm、Ta 2 O 5 層の膜厚は10nmである。
図12は、図11のTiO 2 層のナノビーム回折図形を示している。TiO 2 層のナノビーム回折によって現れたスポット は破線で示したRutile構造の110回折の位置と一 致した。
図13は、図11のTiO 2 層のEELS(Electron Energy Loss Spectroscopy)分析結果 を示す。酸素のKエッジ付近を示している。 13の丸で囲んだ部分に示したエネルギー領域 に、Anatase構造に特徴的なスペクトル形状が られないことから、EELS分析結果もTiO 2 層がRutile構造であることを支持していた。
よって、本発明で作製した、1T1R-ReRAMのMIM部 分のTiO 2 層はRutile構造であることがわかった。
本実施例の製造方法を、図14の工程断面 を用いて説明する。まず、図14(a)に示すよう に、半導体基板15上にゲート酸化膜4及びリン 添加ポリシリコン5を堆積し、露光工程とド イエッチング工程を用いてパターニングす ことでゲート電極5を形成する。
次に、図14(b)に示すように、絶縁膜堆積と ライ・エッチバックプロセスによって、ゲ ト側壁16を形成し、ゲート電極5とゲート側 16をマスクとしてドーズ量2E+15cm -2 のリン注入を行い、ソース/ドレイン領域6、7 を形成する。
次に、図14(c)に示すように、半導体基板15 全面に、第一の層間絶縁膜13を堆積し、CMP法 用いることで表面を平坦化する。本実施例 は、第一の層間絶縁膜13として、酸化膜を いる。
次に、第一の層間絶縁膜13に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。
さらに、CMP法を用いて表面を平坦化する ともに、ビア部以外のTiN及びWを除去し、ビ ア8、9を形成する。
次に、図14(d)に示すように、TiN、Alを順次 堆積して金属配線層を形成し、露光工程とド ライエッチング工程を用いてパターニングす ることで、第一、第二の配線層11、12を形成 る。
次に、図14(e)に示すように、半導体基板15 全面に第二の層間絶縁膜14を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第二の層間絶縁膜14として、酸化膜を用 る。次に、第一の層間絶縁膜14に露光工程と ドライエッチング工程を用いてビアを開け、 TiN及びWを堆積する。さらに、CMP法を用いて 面を平坦化するとともに、ビア部以外のTiN びWを除去し、ビア10を形成する。
次に、図14(f)に示すように、膜厚40nmのRu 堆積し、露光工程とドライエッチング工程 用いて下部電極1を形成する。
さらに膜厚3nmのTiO 2 、膜厚10nmのTa 2 O 5 を順次堆積し、絶縁層(抵抗変化層)2を形成す る。
次に、図14(g)に示すように、半導体基板15 全面に第三の層間絶縁膜17を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第三の層間絶縁膜17として、酸化膜を用 る。次に、下部電極1上の第三の層間絶縁膜1 7に露光工程とドライエッチング工程を用い 開口部を設ける。
次に、図14(h)に示すように、膜厚40nmのRu 順次堆積し、露光工程とドライエッチング 用いて上部電極3を形成する。
MIM構造の面積は上部電極3と抵抗変化層2 の接触面積によって律速される。
図15は、本実施例のForming後の動作説明図 ある。
図16は、Set(高抵抗状態から低抵抗状態への イッチング)、Reset(低低状態から高抵抗状態 へのスイッチング)時のI-V T.E. カーブを示している。
図16に示すように、Set時は、上部電極(T.E.) 正電圧(V T.E. )を印加し、制御トランジスタの飽和電流(Isat .)でSetレベル(R L )を制御した。図16において、特性曲線aは、VG ATE=4Vにおける、制御トランジスタのID(ドレイ ン電流)-V T.E. 特性を示している。
特性曲線bに示すように、V T.E. =4V付近でReRAMの低抵抗化による急激な電流増 が起きるが、制御トランジスタの飽和電流 によって電流増大が制限されていることが かる。消去時は、上部電極に負電圧を印加 た。このとき、制御トランジスタによる電 制限は行わず、上部電極/Pウェル間で電流 流した。第二の配線層12とゲート電極5に正 圧を印加することでも、同様に消去できる
図17は、Set時の制御トランジスタ飽和電流(I sat.)と、Setレベル(R L )、及び、Reset電流(Reset Current)、Reset電流(Reset Current)と1/R L の関係を示した図である。
図17の実線で示すように、VGATEによってIsat. 制御することで、R L を制御することができる。
また、図17に、破線で示すように、Isat.によ ってRLが制御されると、Reset電流も制御され Reset電流は1/R L に比例した。
これは、Reset機構(下部電極近傍のフィラメ トの陽極酸化)が、Ta 2 O 5 /TiO 2 内の電界によって制御されているためと考え られる。
表3は、読出し(Read)、セット(Set)、リセット( Reset)の動作条件(上部電極の電圧V T.E. 、ゲート電圧V Gate、 基板電圧V S 、ウェル電圧V WELL )を示している。
Set時の制御トランジスタ飽和電流を150μA(V Gate =2.5V)に設定した。Setには、追加書き込みによ るベリフィケーション(Verify)を行った。
このときのR L (Typical)は1.7kωであった。
リセット電流は1mA弱と目標値(200μA以下) りも大きかった。
読出し時の上部電極印加電圧(V T.E. )は0.06Vとした。
図18は、読出し時のI READ -V T.E. カーブ(特性)を示している。縦軸はV Gate =5Vで読み出し時の上部電極の電流I T.E. であり、横軸は読み出し時の上部電極の電圧 V T.E. (Read Voltage for V T.E. )である。高抵抗状態の抵抗値R H =600Mω(典型例:実線)、R H =0.1Mω(最悪例:破線)、低抵抗状態の抵抗値R L =1.7kω(典型例:実線)、R L =3kω(最悪例:破線)がプロットされている。
NOR-Typeで、100MHzの読出し速度を想定した場 、Set及びReset時の読出し電流差には、20μAが 要である。読出し時の上部電極の電圧V T.E. を0.06Vとした場合、R L は3kω以下、R H は0.1Mω以上である必要がある。Typical(典型値) のR L (1.7kω)、R H (60Mω)と前述した、規範(Criteria)との差が、デ スターブやバラツキに対するマージンとい ことになる。
図19(A)、(B)は、R H 、R L の書き換え回数依存性を示している。SetはSwe ep法、Resetは200μsecのパルスを与えた。図19(A) 縦軸R H は対数軸(Log Scale)であり、図19(B)の縦軸R L は線形軸(Linear Scale)でプロットしている。図 19(A)、(B)の横軸は書き換え回数(P/Eサイクル回 数)である。R H およびR L 共に、基準以内に収まっていることが分かる 。特に、制御トランジスタによって書き換え によるR L のバラツキを極めて小さく抑えることができ た。
図20(A)、(B)は、85℃でのリテンション(デー 保持)測定結果である。図20(A)の縦軸R H は対数軸(Log Scale)であり、図20(B)の縦軸R L は線形軸(Linear Scale)である。図20(A)、(B)の横 は、リテンション時間(単位:second)である。 20(A)、(B)に示すように、R H 、R L ともに、リテンション時間(100~106秒)に対して 、大きな変動は見られず、極めて高い信頼性 が得られた。
次に、リード(Read)ディスターブ耐性の評価 行った。ストレス条件は、室温でVG=5V、V T.E. =0.1V~1.5Vとした。
図21(A)、(B)は、V T.E. に0.1V(60μA)のストレス電圧を印加した場合の R H 、R L の時間変動を示している。P/E(Program/Erase)回数 は、2回後の測定結果である。図19より、読出 し電圧の1.6倍の電圧ストレスが印加されてい るが、R H 、R L 共にほとんど変動していないことが分かる。
図22(A)、(B)は、読出し電圧の1.6倍(0.1V)から 大で16倍(1.0V)の電圧ストレスを印加した場合 のR L 、R H の変動率(R/R Lini 、R/R Hini )である。R Lini はR L の初期抵抗値、R Hini はR H の初期抵抗値である。図22(A)、(B)のIni.は、R H 、R L の抵抗の初期値である。図22(A)の縦軸は対数 によるR/R Hini 、図22(A)の縦軸は線形軸によるR/R Lini であり、横軸はともにディスターブ時間(単 second(秒))である。図22(A)、(B)において、丸( )はV T.E. =0.3V、三角(△)はV T.E. =0.7V、四角(□)はV T.E. =1.0VのR L 、R H の変動率を示している。
読出し電圧の25倍の電圧ストレスを印加し も、図22(B)に示すように、R L の変動率(R/R Lini )は8%以下であり、また、図22(A)に示すように R H の変動量(R/R Hini )は2倍以下であり、極めて高いディスターブ 性を有していることが分かった。
特に、許容値の厳しいR L の高抵抗化を抑えられたのは、本発明のTa 2 O 5 /TiO 2 積層膜の導入により、上部電極/Ta 2 O 5 界面近傍の陽極酸化を完全に無くすことがで きたためである。
次に、本発明の第3の実施例(実施例3)をな す半導体装置のReRAMについて説明する。本実 例ではReRAMの下部電極を、TaNとRuもしくはTaN とPtとの積層構造としたものである。
図23は、本発明の半導体装置を1T1R型(1ト ンジスタ1抵抗)のReRAMに適用した断面構成を 式的に示す図である。図23を参照すると、 導体基板15上にゲート絶縁膜4、及びゲート 極5、ゲート側壁16、ソース/ドレイン6及び7 らなる制御トランジスタが形成され、ソー /ドレイン6と接続するようにビア9が形成さ ている。
ビア9と接続するように第一の配線層11(配 線層にパタン形成された配線)が形成されて る。ソース/ドレイン7と接するようにビア8 形成され、ビア8と接続するように第二の配 層12が形成されている。
第一の配線層11と接するようにビア10が形 成され、ビア10と接続するように、下部電極 下層となるTaN層18が形成されている。TaN層18 上に、下部電極の上層となるRu層19が形成さ ている。
Ru層19上に、Ta 2 O 5 と膜厚30nm未満のTiO 2 の積層構造の絶縁層(抵抗変化層)2、第三の層 間膜17が形成されている。
第三の層間膜17の開口部に上部電極3が埋 込まれ、絶縁層(抵抗変化層)2と接している 上部電極3には、ここではRuを用いた。
本実施例においては、TaN層18及びRu層19か なる下部電極層よりも上部電極3の方が小さ く形成されており、MIM構造の面積は、上部電 極3と抵抗変化層2との接触面積によって律速 れている。
ここでは、制御トランジスタとして、NMOSを 用い、ReRAMモジュールには、上部電極(T.E.:Ru)/ Ta 2 O 5 (膜厚10nm)/TiO 2 (膜厚3nm)/下部電極(B.E.:Ru/TaN積層)の積層構造 用いた。
以下、下部電極をRuとTaNとの積層膜にし 場合の効果について、TaN層を導入しないRu単 層のサンプルと比較して説明する。
TaN層18は、ReRAMモジュールより下層からReR AM層への不純物金属の拡散を抑制する効果が る。
図24は、AFM(Atmic Force Microscopy)顕微鏡で 定した、本発明の実施例3と、比較例のサン プル(Ru単層)の下部電極のラフネスを示した のである。
図23に示したように、下部電極を、Ru層19 TaN層18との積層構造にすることで、下部電 上のラフネス値(RMS:Root Mean Square)は、図24に 示すように、比較例の1/10以下に低減した。
なお、本実施例では、下部電極としてRu TaNとの積層構造を用いたが、PtとTaNとの積層 構造を用いた場合も、同様の効果が得られた 。
図25(A)は、本発明の実施例3における、Forming 時の電流(I)-上部電極印加電圧(V T.E. )特性を示している。26サンプル測定した結果 を重ねてプロットしてある。
図25(A)に示すように、本発明の実施例3のI-V T.E. カーブのサンプル間差は小さく、バラツキが 小さいのに対して、図25(B)に示した比較サン ル(Ru単層構造)のI-V T.E. カーブは、バラツキが極めて大きいことがわ かる。これは、下部電極界面ラフネスによる 、局所的な電界集中と異常なフィラメントの 形成によるものである。
図26は、Forming電圧、Set電圧、Reset電圧の 布をワイブルプロットし、本発明の実施例3 、比較例(Ru単層電極)サンプルを比較したも のである。図26において、黒丸(塗りつぶした 丸)(●)、黒四角(■)、黒三角(▲)はそれぞれ 実施例3のForming電圧分布、Set電圧分布、Reset 圧分布を示しており、白丸(白抜き丸)(○)、 白四角(□)、白三角(△)はそれぞれ比較サン ル(Ru単層サンプル)のForming電圧分布、Set電圧 分布、Reset電圧分布を示している。
図26に示すように、下部電極にRu/TaN積層 造を用いることで、Forming電圧のバラツキが きく改善していることがわかる。なお、Set 圧分布、Reset電圧分布に大きな差はみられ かった。
図27は、Set後抵抗及び、Reset後抵抗分布を ワイブルプロットし、本発明の実施例3と、 較例のRu単層電極サンプルを比較したもので ある。図27において、黒丸(●)、黒四角(■)は それぞれ、本実施例のSet後抵抗分布及びReset 抵抗分布を示しており、白丸(○)、白四角( )はそれぞれ、比較サンプル(Ru単層構造)のSe t後抵抗分布及びReset後抵抗分布を示している 。
図27に示すように、両者のSet後抵抗分布 ほとんど同じであったが、Reset後抵抗分布に おいて、比較サンプルの一部が低抵抗側にば らつくことがわかった。
図28は、本発明の実施例3と、比較例(Ru単 電極)のサンプルのReset後抵抗分布の190℃高 ストレスによる変化を示したものである。
図28において、○は初期値、△は一時間 、□は4時間後、▽は24時間後を示している 図28に示すように、比較サンプルは、190℃の 高温ストレスによって、一部のサンプルがSet 抵抗側に大きく変化してしまうため、短時間 でSet状態と区別できなくなり、誤動作してし まうことがわかった。
一方、本発明の実施例3では、低抵抗側へ の変化が小さく、高抵抗側に変化していくた め、信頼性上優れていることがわかった。
以上のように、本実施例では、下部電極 RuとTaNとの積層構造にすることで、不純物 属の拡散、及び下部電極界面のラフネスが 善され、Forming電圧のバラツキと高温保持信 性が改善されることがわかった。なお、下 電極にPtとTaNとの積層構造を用いることで 同様の効果が得られた。
本発明の実施例3の製造方法を、図29の工 断面図を用いて説明する。
まず、図29(a)に示すように、半導体基板15 上にゲート酸化膜4及びリン添加ポリシリコ 5を堆積し、露光工程とドライエッチング工 を用いてパターニングすることでゲート電 5を形成する。
次に、図29(b)に示すように、絶縁膜堆積と ライ・エッチバックプロセスによって、ゲ ト側壁16を形成し、ゲート電極5とゲート側 16をマスクとしてドーズ量2E+15cm -2 のリン注入を行い、ソース/ドレイン領域6、7 を形成する。
次に、図29(c)に示すように、半導体基板15 全面に、第一の層間絶縁膜13を堆積し、CMP法 用いることで表面を平坦化する。本実施例 は、第一の層間絶縁膜13として、酸化膜を いる。
次に、第一の層間絶縁膜13に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。
さらに、CMP法を用いて表面を平坦化する ともに、ビア部以外のTiN及びWを除去し、ビ ア8、9を形成する。
次に、図29(d)に示すように、TiN、Alを順次 堆積して金属配線層を形成し、露光工程とド ライエッチング工程を用いてパターニングす ることで、第一、第二の配線層11、12を形成 る。
次に、図29(e)に示すように、半導体基板15 全面に第二の層間絶縁膜14を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第二の層間絶縁膜14として、酸化膜を用 る。
次に、第二の層間絶縁膜14に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。さらに、CMP法を用いて表 を平坦化するとともに、ビア部以外のTiN及 Wを除去し、ビア10を形成する。
次に、図29(f)に示すように、膜厚20nmのTaN 18と膜厚40nmのRu層19を順次堆積し、露光工程 とドライエッチング工程を用いて下部電極(Ta N層18/Ru層19の積層構造)を形成する。
さらに、膜厚3nmのTiO 2 、膜厚10nmのTa 2 O 5 を順次堆積し、絶縁層(抵抗変化層)2を形成す る。
次に、図29(g)に示すように、半導体基板15 全面に第三の層間絶縁膜17を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第三の層間絶縁膜17として、酸化膜を用 る。次に、下部電極1上の第三の層間絶縁膜1 7に露光工程とドライエッチング工程を用い 絶縁層(抵抗変化層)2に達する開口部を設け 。
次に、図29(h)に示すように、膜厚40nmのRu 順次堆積し、露光工程とドライエッチング 用いて上部電極3を形成する。
MIM構造の面積は、上部電極3と抵抗変化層 2との接触面積によって律速される。
次に本発明の第4の実施例(実施例4)を説明 する。本実施例では、ReRAMのMIM部が下部配線 に直接形成されている。図30は、本発明の 導体装置を1T1R型(1トランジスタ1抵抗)のReRAM 適用した断面構成を模式的に示す図である
図30を参照すると、半導体基板15上にゲー ト絶縁膜4、及びゲート電極5、ゲート側壁16 ソース/ドレイン6及び7からなる制御トラン スタが形成され、ソース/ドレイン6と接続す るようにビア9が形成されている。
ビア9と接続するように第一の配線層11(配 線層にパタン形成された配線)が形成されて る。ソース/ドレイン7と接するようにビア8 形成され、ビア8と接続するように第二の配 層12が形成されている。
第一の配線層11と接するように下部電極 下層となるTaN層18が形成されている。
TaN層18上に下部電極の上層となるRu層19が形 されている。Ru層19上に、Ta 2 O 5 と膜厚30nm未満のTiO 2 の積層構造から成る絶縁層2が形成されてい 。絶縁層2に上部電極3が形成されている。上 部電極にはここではRuを用いた。
ここでは、制御トランジスタとして、NMOSを 用い、ReRAMモジュールには、上部電極(T.E.:Ru)/ Ta 2 O 5 (膜厚10nm)/TiO 2 (膜厚3nm)/下部電極(B.E.:Ru/TaN積層)の積層構造 用いた。なお、下部電極にPtとTaNの積層構造 を用いても良い。
本発明の実施例4によれば、ReRAMのMIM部が 部電極上に直接形成されているため、工程 を大幅に短縮でき、コストを削減すること できる。
実施例4の製造方法を、図31の工程断面図 用いて説明する。
まず、図31(a)に示すように、半導体基板15 上にゲート酸化膜4及びリン添加ポリシリコ 5を堆積し、露光工程とドライエッチング工 を用いてパターニングすることでゲート電 5を形成する。
次に、図31(b)に示すように、絶縁膜堆積と ライ・エッチバックプロセスによって、ゲ ト側壁16を形成し、ゲート電極5とゲート側 16をマスクとしてドーズ量2E+15cm -2 のリン注入を行い、ソース/ドレイン領域6、7 を形成する。
次に、図31(c)に示すように、半導体基板15 全面に、第一の層間絶縁膜13を堆積し、CMP法 用いることで表面を平坦化する。本実施例 は、第一の層間絶縁膜13として、酸化膜を いる。
次に、第一の層間絶縁膜13に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。
さらに、CMP法を用いて表面を平坦化する ともに、ビア部以外のTiN及びWを除去し、ビ ア8、9を形成する。
次に、図31(d)に示すように、TiN、Alを順次 堆積して金属配線層を形成し、露光工程とド ライエッチング工程を用いてパターニングす ることで、第一、第二の配線層11、12を形成 る。
次に、図31(e)に示すように、第一の配線層11 上に膜厚20nmのTaN層18と膜厚40nmのRu層19、膜厚3 nmのTiO 2 、膜厚10nmのTa 2 O 5 、膜厚40nmのRu層を順次堆積し、露光工程とド ライエッチング工程を用いてMIM構造を形成す る。以上のような工程を用いて、本発明の実 施例4の半導体装置を作製することができる
次に、本発明の第5の実施例(実施例5)をな す半導体装置のReRAMについて説明する。本実 例では、ReRAMのTa2O5中にシリコンが混入した 構造である。図33は、本発明の半導体装置を1 T1R型(1トランジスタ1抵抗)のReRAMに適用した断 面構成を模式的に示す図である。
図33を参照すると、半導体基板15上にゲート 絶縁膜4、及びゲート電極5、ゲート側壁16、 ース/ドレイン6及び7からなる制御トランジ タが形成され、ソース/ドレイン6と接続する ようにビア9が形成されている。ビア9と接続 るように第一の配線層11(配線層にパタン形 された配線)が形成されている。ソース/ド イン7と接するようにビア8が形成され、ビア 8と接続するように第二の配線層12が形成され ている。第一の配線層11と接するようにビア1 0が形成され、ビア10と接続するように、下部 電極の下層となるTaN層18が形成されている。T aN層18上に、下部電極の上層となるRu層19が形 されている。Ru層19上に、シリコンが混入し たTa 2 O 5 と30nm未満のTiO 2 の積層構造の抵抗変化層20、第三の層間膜17 形成されている。第三の層間膜17の開口部に 、上部電極3が埋め込まれ、抵抗変化層20と接 している。上部電極にはここではRuを用いた
本実施例においては、TaN層18及びRu層19か なる下部電極層よりも上部電極3の方が小さ く形成されており、MIM構造の面積は、上部電 極3と抵抗変化層20との接触面積によって律速 されている。
本実施例では、制御トランジスタとして、N MOSを用い、ReRAMモジュールには、上部電極(T.E .:Ru)/TaSiO(8nm)/TiO 2 (2nm)/下部電極(B.E.:Ru/TaN積層)の積層構造を用 た。 TaSiO中のシリコン混入量はSi/Ta=0.27であ る。
以下、Ta 2 O 5 層へSi混入の効果について説明する。
図34は、シリコン基板上に堆積した、Ta 2 O 5 膜もしくはTaSiO膜を、窒素雰囲気で750度30分 ニールした後のXRD(X-Ray Diffraction)スペクトル を示している。図34に示すように、Ta 2 O 5 のXRDスペクトルには基板シリコンのピークの 他に結晶TaOのピークが見られ、750度30分のア ールにより結晶化していることがわかる。
一方、TaSiOのXRDスペクトルには基板シリコ のピーク以外はピークが無いことがわかる つまり、Ta 2 O 5 を添加することにより、Ta 2 O 5 膜の熱耐性が向上した。
図35は、Forming時、Reset時、Set時の電流(I)-上 電極印加電圧(VT.E.)を示している。図35に示 ように、Ta 2 O 5 層にSiを混入した場合も、上部電極への正電 印加によって、フィラメントの形成(Forming) び低抵抗化(Set)が起き、上部電極への負電 印加によって、高抵抗化(Reset)が起こること わかる。
図36は、本発明の実施例5の製造方法を工 順に示す工程断面図である。図36を参照し 、本発明の実施例5の製造方法を説明する。
まず、図36(a)に示すように、半導体基板15 上にゲート酸化膜4及びリン添加ポリシリコ 5を堆積し、露光工程とドライエッチング工 を用いてパターニングすることでゲート電 5を形成する。
次に、図36(b)に示すように、絶縁膜堆積と ライ・エッチバックプロセスによって、ゲ ト側壁16を形成し、ゲート電極5とゲート側 16をマスクとしてドーズ量2E+15cm -2 のリン注入を行い、ソース/ドレイン領域6、7 を形成する。
次に、図36(c)に示すように、半導体基板15 全面に、第一の層間絶縁膜13を堆積し、CMP法 用いることで表面を平坦化する。本実施例 は、第一の層間絶縁膜13として、酸化膜を いる。
次に、第一の層間絶縁膜13に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。
さらに、CMP法を用いて表面を平坦化する ともに、ビア部以外のTiN及びWを除去し、ビ ア8、9を形成する。
次に、図36(d)に示すように、TiN、Alを順次 堆積して金属配線層を形成し、露光工程とド ライエッチング工程を用いてパターニングす ることで、第一、第二の配線層11、12を形成 る。
次に、図36(e)に示すように、半導体基板15 全面に第二の層間絶縁膜14を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第二の層間絶縁膜14として、酸化膜を用 る。
次に、第一の層間絶縁膜14に露光工程と ライエッチング工程を用いてビアを開け、Ti N及びWを堆積する。さらに、CMP法を用いて表 を平坦化するとともに、ビア部以外のTiN及 Wを除去し、ビア10を形成する。
次に、図36(f)に示すように、膜厚20nmのTaN 18と膜厚40nmのRu層19を順次堆積し、露光工程 とドライエッチング工程を用いて下部電極(Ta N層18/Ru層19の積層構造)を形成する。
さらに、膜厚2nmのTiO 2 、膜厚8nmのTaSiO(Si/Ta=0.27)を順次堆積し、抵抗 化層20を形成する。
TiO2の成膜にはDCスパッタ装置を用いた。ス ッタターゲットにはTiを用い、O 2 とArの流量比を1:5で流した。チャンバー内圧 は10mTorrとし、成膜温度は300度、パワーは4.2 kWとした。
TaSiOの成膜には、RFスパッタ装置を用いた。 スパッタターゲットにはTa 2 O 5 を用い、O 2 とArを10sccm、20sccmで流した。成膜温度は350℃ パワーは3kWとした。
次に、図36(g)に示すように、半導体基板15 全面に第三の層間絶縁膜17を堆積し、CMP法を いることで表面を平坦化する。本実施例で 、第三の層間絶縁膜17として、酸化膜を用 る。
次に、下部電極上に露光工程とドライエ チング工程を用いて開口部を設ける。
次に、図36(h)に示すように、膜厚40nmのRu 順次堆積し、露光工程とドライエッチング 用いて上部電極3を形成する。
MIM構造の面積は、上部電極3と抵抗変化層 20との接触面積によって律速される。
ReRAMモジュールのTa 2 O 5 の代わりに、TaSiOを用いた場合、プロセス熱 性が向上するため、ReRAMモジュール形成後 、多数の配線工程が追加される場合にも、 い信頼性を保持することができる。
なお、上記の非特許文献の各開示を、本書
引用をもって繰り込むものとする。
本発明の全開示(請求の範囲を含む)の枠内に
いて、さらにその基本的技術思想に基づい
、実施形態ないし実施例の変更・調整が可
である。また、本発明の請求の範囲の枠内
おいて種々の開示要素の多様な組み合わせ
いし選択が可能である。すなわち、本発明
、請求の範囲を含む全開示、技術的思想に
たがって当業者であればなし得るであろう
種変形、修正を含むことは勿論である。