以下、図を参照して、本発明の実施の形� ��について説明する。

 図2は、本発明を適用した固体撮像装置(� �メージセンサ)の一実施の形態の構成例を示� ��ている。

 図2のイメージセンサ30は、カラムAD変換� �式を採用したX-Yアドレス型固体撮像装置(CMOS イメージセンサ)であり、ロジック制御回路(S CU)31、PLL(Phase Locked Loop)回路32、垂直走査回� �33、ピクセルアレイ34、参照電圧供給回路35� �カラムADC(Analog to Digital Converter)36、タイミ� ��グ制御回路/通信IF(Interface)37、および水平走 査回路38により構成されている。

 ロジック制御回路31は、イメージセンサ30 の各部を制御し、イメージセンサ30に入力さ� ��るメインCLK(Clock)に基づく各種のタイミング 信号および制御信号を、PLL回路32、垂直走査� ��路33などに供給する。

 例えば、ロジック制御回路31は、メインCL Kに基づいてHクロック信号を生成し、垂直走� ��回路33に供給する。Hクロック信号は、ピク� ��ルアレイ34の行例状に2次元配置された各画� ��41の1行に並ぶ画素列を走査する時間(1水平� �査時間)を制御するためのクロック信号であ� ��。

 PLL回路32は、ロジック制御回路31の制御の 下、入力されるメインCLKを所定の分周比で分 周し、分周後のタイミング信号を参照電圧供 給回路35およびタイミング制御回路/通信IF37� �どに供給する。

 垂直走査回路33は、垂直方向デコーダ39お よび垂直方向駆動回路40を備え、ロジック制� ��回路31からのタイミング信号に基づき、ピ� �セルアレイ34の垂直方向に並ぶ画素41を、順� ��、所定のタイミングで制御し、画素信号を� ��力させる。

 垂直方向デコーダ39は、例えば、ピクセ� �アレイ34の各画素41から、所定の行の画素41� �間引いて、残りの行の画素41から画素信号を 出力させるときの、画素信号を出力させる行 を選択する制御を垂直方向駆動回路40に対し� ��行う。

 垂直方向駆動回路40は、ピクセルアレイ34 の画素41を駆動させる制御信号、即ち、後述� ��る選択トランジスタをオンオフする選択信� ��、リセットトランジスタをオンオフするリ� ��ット信号、および転送トランジスタをオン� ��フする転送信号などを、ピクセルアレイ34� �各画素41に供給する。

 ピクセルアレイ34は、横×縦の個数がm×n個� �ある画素41 ₁₁ 乃至41 _mn 、n本の行制御線42 ₁ 乃至42 _n 、およびm本の垂直信号線43 ₁ 乃至43 _m から構成される。画素41 ₁₁ 乃至41 _mn は、行制御線42 ₁ 乃至42 _n を介して垂直走査回路33に接続され、垂直信� ��線43 ₁ 乃至43 _m を介してカラムADC36に接続されている。なお� ��本明細書において、ピクセルアレイ34内の� �行または各列を特別区別する必要がない場� �は、下付きの数字を省略して説明する。

 画素41 ₁₁ 乃至41 _mn は、例えば、ベイヤ配列に従って、3色の光(R (RED),G(GREEN),B(BLUE))を受光するように配置され� ��おり、垂直走査回路33から行制御線42 ₁ 乃至42 _n を介して供給される制御信号に従って、垂直 信号線43 ₁ 乃至43 _m に画素信号を出力する。

 画素41としては、図示を省略するが、光� �変換素子(例えば、フォトダイオード)、光電 変換素子で得られた電荷をFD(フローティング ディフュージョン)部に転送する転送トラン� �スタ、FD部の電位をリセットするリセットト ランジスタ、およびFD部の電位に応じた画素� ��号を出力する増幅トランジスタを有する3ト ランジスタ構成のものや、さらに画素選択を 行うための選択トランジスタが設けられてい る4トランジスタ構成のものなどを用いるこ� �ができる。

 参照電圧供給回路35は、DAC(Digital to Analog  Converter)35Aを有し、時間が経過するにつれて レベルが傾斜状に変化する、いわゆるランプ (RAMP)波形の信号であるランプ信号をカラムADC 36に供給する。

 カラムADC36は、電圧比較部45、A/D変換部46� ��および感度増幅部47から構成される。

 電圧比較部45は、m個の比較器48 ₁ 乃至48 _m を有し、比較器48 ₁ 乃至48 _m には、垂直信号線43 ₁ 乃至43 _m を介して、画素41 ₁₁ 乃至41 _mn から画素信号がそれぞれ供給されるとともに 、参照電圧供給回路35からランプ信号が供給� ��れる。

 比較器48 ₁ 乃至48 _m は、垂直信号線43 ₁ 乃至43 _m を介して供給される画素信号と、参照電圧供 給回路35からのランプ信号を比較し、その比� ��結果を表す比較結果信号を、A/D変換部46に� �給する。

 即ち、比較器48 ₁ は、垂直信号線43 ₁ を介して、1列目の画素41 ₁₁ 乃至41 _1n から順次供給される画素信号と、参照電圧供 給回路35から供給されるランプ信号とを比較� ��、その比較した結果得られる比較結果信号� ��、A/D変換部46のA/D変換器49 ₁ に供給する。比較器48 ₂ は、比較器48 ₁ と同様に、垂直信号線43 ₂ を介して供給される画素信号とランプ信号と を比較した結果得られる比較結果信号を、A/D 変換部46のA/D変換器49 ₂ に供給する。以下、同様に、比較器48 _m は、垂直信号線43 _m を介して供給される画素信号とランプ信号と を比較した結果得られる比較結果信号を、A/D 変換部46のA/D変換器49 _m に供給する。

 A/D変換部46は、m個のA/D変換器49 ₁ 乃至49 _m を有しており、A/D変換器49 ₁ 乃至49 _m には、比較結果信号が、電圧比較部45の比較� ��48 ₁ 乃至48 _m からそれぞれ供給される。

 A/D変換器49 ₁ 乃至49 _m は、1個のラッチ(Latch)と13個のTFF(Toggle Flip-Flo p)とにより、それぞれ構成されており、13ビ� �トまでの画素データを出力することが可能� �ある。

 即ち、A/D変換器49 ₁ 乃至49 _m には、比較器48 ₁ 乃至48 _m から比較結果信号が供給されるとともに、タ イミング制御回路/通信IF37から所定のタイミ� ��グ信号が供給される。そして、A/D変換器49 ₁ 乃至49 _m は、タイミング制御回路/通信IF37からのタイ� ��ング信号に基づいて、比較器48 ₁ 乃至48 _m から供給される比較結果信号をカウントする ことで、ピクセルアレイ34の画素41 ₁₁ 乃至41 _mn が出力するアナログの画素信号をA/D変換し、 その結果得られる画素データを出力する。

 感度増幅部47は、13個の増幅器(amp)を有し� ��おり、A/D変換部46から出力される信号をバ� �ファリングして、タイミング制御回路/通信I F37に供給する。

 タイミング制御回路/通信IF37は、PLL回路32 からのタイミング信号に基づく所定のタイミ ング信号を参照電圧供給回路35のDAC35Aおよび� ��平走査回路38に供給する。また、タイミン� �制御回路/通信IF37は、カラムADC36から供給さ� ��るデジタルの画素データをLVDS(Low Voltage Dif ferential Signaling)等の所定の方式で後段の信号 処理回路に出力する。

 水平走査回路38は、水平方向デコーダ51およ び水平方向駆動回路52を備え、タイミング制� ��回路/通信IF37からのタイミング信号に従っ� �、カラムADC36の水平方向に並ぶ複数のA/D変換 器49 ₁ 乃至49 _m を、順次選択し、画素データを出力させる。 水平方向デコーダ51は、所定の列の画素41を� �引いて、残りの列の画素41からの画素データ を出力させるときの、画素データを出力させ る列を選択する制御を水平方向駆動回路52に� ��して行う。水平方向駆動回路52は、所定の� �を駆動させる制御信号を生成する。

 以上のように構成されるイメージセンサ3 0は、9ビットの分解能で画素データを出力す� ��9ビットモード、10ビットの分解能で画素デ� ��タを出力する10ビットモード、および12ビッ トの分解能で画素データを出力する12ビット� ��ードの3つのモードを有しており、外部から の制御信号に応じて3つのモードを切替え、9� ��ット、10ビット、または12ビットのいずれか で画素データを出力することができる。

 例えば、図2のイメージセンサ30を搭載し� ��デジタルカメラ150(図10)では、15フレーム/秒 の全画素読み出しにより静止画を撮像する場 合には12ビットモード、60フレーム/秒で動画� ��撮像する場合には10ビットモード、調光を� �ニタリングする場合には9ビットモードなど� ��いうように、各モードが適宜設定される。

 図3は、AD変換の分解能の切替えに関する� ��ジック制御回路31の機能的構成例を示して� �る。

 ロジック制御回路31は、レジスタ101、デ� �ーダ102、AND回路103、Hカウンタ104、AND回路105� ��およびアイドルカウンタ106により構成され� ��。

 レジスタ101は、ロジック制御回路31が出� �する各パルスの立ち上がりおよび立ち下り� �タイミングに対応するHカウント値(Hカウン� �104のカウント値)を保持する。

 デコーダ102は、Hカウンタ104のカウント値 を監視し、レジスタ101に保持されている立ち 上がりおよび立ち下りのHカウント値で、立� �上がりおよび立ち下りとなるように各種の� �ルスを発生させ、垂直走査回路33およびその 他の回路に供給する。

 ここで、デコーダ102が出力し、AD変換に� �わるパルスとしては、各画素41のリセットト ランジスタを制御するリセットパルス(RST)、� ��送トランジスタを制御する転送パルス(TR)、 CDS処理(Correlated Double Sampling:相関2重サンプ� �ング)における各画素のばらつき成分である� ��セット成分を測定するP相(Reset Phase)期間を� ��御するP相ADイネーブルパルス、および、デ� ��タ成分を測定するD相(Data Phase)期間を制御� �るD相ADイネーブルパルスがある。各パルス� �詳細については、図6を参照して後述する。

 また、図4に示すように、Hカウンタ104が� �作し(カウントし)、アイドルカウンタ106が動 作しない(リセット状態のまま)状態をステー� ��ス1として、Hカウンタ104がホールド(停止)し 、アイドルカウンタ106が動作する状態をステ ータス2とすると、デコーダ102は、AD変換の分 解能のモードが9ビットモード、10ビットモー ド、または12ビットモードのいずれであるか� ��応じて、ステータス1とステータス2を適宜� �替える。なお、AD変換の分解能のモードが、 9ビットモード、10ビットモード、または12ビ� ��トモードのいずれであるかは、外部からの� ��御信号により認識することができる。

 具体的には、デコーダ102は、AD変換の分� �能のモードが9ビットモードである場合には� ��ステータス1のみを継続させ、ステータス2� �は遷移させないが、AD変換の分解能のモード が10ビットモードまたは12ビットモードであ� �場合には、Hカウンタ104のカウント値が所定� ��カウント値となった時点で、デコーダ102は� ��ステータスをステータス1からステータス2� �遷移させる。

 Hカウンタ104のカウント値がいくつになっ た時点でステータスをステータス2に遷移さ� �るかについては、図5に示すように、レジス� ��101に記憶されている。

 図5は、ステータス遷移に関するレジスタ 101のデータの例を示している。

 レジスタ101には、上述したように、AD変� �の分解能のモードが10ビットモードまたは12� ��ットモードである場合に、Hカウンタ104のカ ウント値がいくつになった時点で、ステータ スをステータス2に遷移させるか、すなわち� �Hカウンタ104を停止させ、アイドルカウンタ1 06を動作させるかを表すHカウンタ104のカウン ト値(以下、適宜、アイドル開始カウント値� �も称する)と、アイドルカウンタ106がいくつ� ��ウントしたときにステータスをステータス1 に戻すか、すなわち、Hカウンタ104を再開さ� �るかを表すカウント数が、10ビットモードと 12ビットモードのそれぞれについて記憶され� ��いる。

 図5のデータ例は、AD変換の分解能のモー� ��が10ビットモードである場合には、Hカウン� ��値が756および1556となったときにHカウンタ10 4を停止させ、アイドルカウンタ106が512まで� �ウントしたときにHカウンタ104を再開させる� ��と、および、AD変換の分解能のモードが12ビ ットモードである場合には、Hカウント値が75 6および1556となったときにHカウンタ104を停止 させ、アイドルカウンタ106が3584までカウン� �したときにHカウンタ104を再開させることを� ��している。

 詳細は図7を参照して後述するが、Hカウ� �ト値の756は、AD変換部46がダウンカウントす� ��P相期間内であり、Hカウント値の1556は、AD� �換部46がアップカウントするD相期間内であ� �。

 なお、図5の例では、10ビットモードと12� �ットモードのアイドル開始カウント値が同� �の値となっているが、必ずしも同一である� �要はない。また、図5のように、10ビットモ� �ドと12ビットモードのアイドル開始カウント 値が同一である場合には、1つのデータを共� �に参照することもできる。

 図3に戻り、デコーダ102は、ステータスを ステータス1とする場合、すなわち、Hカウン� ��104を動作させる場合には、Hカウンタ104をホ ールドさせないホールドオフ信号をAND回路103 に供給するともに、アイドルカウンタ106をホ ールドさせるホールドオン信号をアイドルカ ウンタ106に供給する。

 一方、ステータスをステータス2とする場 合、デコーダ102は、Hカウンタ104をホールド� �せるホールドオン信号をAND回路103に供給す� �とともに、アイドルカウンタ106を動作させ� �ホールドオフ信号をアイドルカウンタ106に� �給する。Hカウンタ104およびアイドルカウン� ��106のカウント値はデコーダ102に供給される� ��

 AND回路103には、ロジック制御回路31内で� �成されたHクロック信号が入力されるととも� ��、デコーダ102からホールドオン信号または� ��ールドオフ信号が入力される。AND回路103は� ��デコーダ102からホールドオフ信号が供給さ� ��ている場合には、入力されるHクロック信号 をそのままHカウンタ104に供給する。一方、� �コーダ102からホールドオン信号が供給され� �いる場合には、AND回路103は、Hクロック信号� ��Hカウンタ104に供給しない。

 Hカウンタ104(第1のカウンタ)は、AND回路103 から供給されるHクロックに基づいてカウン� �する。ステータスがステータス2のときには� ��HクロックがAND回路103から供給されないので 、Hカウンタ104はアイドル状態となり、カウ� �ト値は保持される。

 AND回路105は、AND回路103と同様に、デコー� ��102からホールドオフ信号が供給されている� ��合には、入力されるHクロック信号をそのま まアイドルカウンタ106に供給し、デコーダ102 からホールドオン信号が供給されている場合 には、Hクロック信号をアイドルカウンタ106� �供給しない。

 アイドルカウンタ106(第2のカウンタ)は、A ND回路105から供給されるHクロックに基づいて カウントする。アイドルカウンタ106は、Hク� �ックの供給が一旦終了した時点でリセット� �れる。従って、次にHクロックがAND回路105か� ��供給された場合には、1からカウントが開始 される。

 次に、図6を参照して、9ビットモード時� �動作について説明する。

 上述したように、AD変換の分解能のモー� �が9ビットモードである場合には、ステータ� ��は、ステータス1のみとされ、ステータス2� �は遷移しない。図6では、カウントが行われ� ��いる期間を斜線で示しており(後述する図7� �同様)、Hカウンタ104は、全期間においてカウ ントを停止することなく行っている。

 リセットパルス(RST)、転送パルス(TR)等の各� ��のパルスは、レジスタ101に記憶されている� ��定のカウント値となった時点で出力される� ��うに制御される。例えば、リセットパルス( RST)は、Hカウンタ104のHカウント値が300となる 時刻t ₁ において立ち上がり、400となる時刻t ₂ において立ち下がるように出力される。転送 パルス(TR)は、Hカウンタ104のHカウント値が110 0となる時刻t ₅ において立ち上がり、1200となる時刻t ₇ において立ち下がるように出力される。P相AD イネーブルパルスは、Hカウンタ104のHカウン� ��値が500となる時刻t ₃ において立ち上がり、1012となる時刻t ₄ において立ち下がるように出力される。D相AD イネーブルパルスは、Hカウンタ104のHカウン� ��値が1300となる時刻t ₆ において立ち上がり、1812となる時刻t ₇ において立ち下がるように出力される。なお 、これらのパルスの立ち上がりおよび立ち下 がりのHカウント値はあくまで一例であり、� �6に示される値に限定されるわけではない。

 リセットパルスがHi(High)になると、画素41 には、リセットトランジスタをオンするリセ ット信号が供給され、垂直信号線43に流れる� ��素信号の電圧がリセットレベルまで引き上� ��られる。その後、P相ADイネーブルパルスがH iとなっているP相ADイネーブル期間において� �リセット成分△Vに応じた画素信号とランプ� ��号とが比較器48で比較され、画素信号とラ� �プ信号の電圧が同レベルとなるまでのカウ� �トがリセット成分△VとしてA/D変換器49によ� �カウントされる。

 また、画素41の転送トランジスタがオン� �た後、D相ADイネーブルパルスがHiとなってい るD相ADイネーブル期間において、(信号成分Vs ig+リセット成分△V)に応じた画素信号とラン� ��信号とが比較器48で比較され、画素信号と� �ンプ信号の電圧が同レベルとなるまでのカ� �ントが(信号成分Vsig+リセット成分△V)として A/D変換器49によりカウントされる。

 P相ADイネーブル期間はダウンカウントと� ��り、D相ADイネーブル期間はアップカウント� ��なるので、P相ADイネーブル期間とD相ADイネ� ��ブル期間を合わせて、(信号成分Vsig+リセッ� ��成分△V)-(リセット成分△V)により、信号成� ��Vsigのみを出力することができ、CDS処理を実 現している。

 このP相ADイネーブル期間とD相ADイネーブ� ��期間のそれぞれが、画素信号とランプ信号( 参照電圧)とを比較する比較時間に相当し、9� ��ットモードでは、9ビットに対応して512クロ ック分の期間となる。

 次に、図7を参照して、10ビットモード時� ��動作について説明する。

 図5を参照して説明したレジスタ101のデー タによれば、10ビットモードでは、Hカウント 値が756および1556となったときにHカウンタ104� ��停止させ、アイドルカウンタ106が512までカ� ��ントしたときにHカウンタ104を再開させるこ ととなっている。 

 従って、デコーダ102は、Hカウンタ104のカウ ント値が756になった時刻t ₁₅ において、ステータスをステータス1からス� �ータス2に遷移させる。すなわち、デコーダ1 02は、時刻t ₁₅ において、Hカウンタ104を停止させ、アイド� �カウンタ106によるカウントを開始させてい� �。そして、デコーダ102は、アイドルカウン� �106のカウント値がレジスタ101に記憶されて� �た10ビットモード時のカウント数である512と なった時刻t ₁₆ において、ステータスをステータス2からス� �ータス1に遷移させる。すなわち、デコーダ1 02は、Hカウンタ104を再開させる。

 同様に、デコーダ102は、Hカウンタ104のカウ ント値が1556になった時刻t ₂₂ において、ステータスをステータス1からス� �ータス2に遷移させる。すなわち、デコーダ1 02は、時刻t ₂₂ において、Hカウンタ104を停止させ、アイド� �カウンタ106によるカウントを開始させてい� �。そして、デコーダ102は、アイドルカウン� �106のカウント値が512となった時刻t ₂₃ において、ステータスをステータス2からス� �ータス1に遷移させる。すなわち、デコーダ1 02は、Hカウンタ104を再開させる。

 アイドルカウンタ106がカウントを行って� ��るステータス2においては、Hカウンタ104の� �ウント値は変化しないので、リセットパル� �、転送パルス、P相ADイネーブルパルス、お� �びD相ADイネーブルパルスは、いずれもステ� �タス2に遷移する直前のステータス1の状態を 保持している。

 P相ADイネーブル期間およびD相ADイネーブ� ��期間それぞれは、アイドルカウンタ106のカ� ��ント数に対応する512クロック分の期間だけ� ��入(拡張)されたことになり、10ビットモード に対応する1024クロック分の期間となる。し� �がって、10ビットのAD変換が可能となる。な� ��、このとき、リセットパルス、転送パルス� ��P相ADイネーブルパルス、およびD相ADイネー� ��ルパルスの立ち上がりおよび立ち下がりを� ��定するレジスタを変更する必要はなく、P相 期間とD相期間の間隔も9ビットモードと変わ� ��ない。

 次に、図8を参照して、ロジック制御回路 31によるモード変更処理について説明する。� ��8は、モード変更処理のフローチャートであ る。

 初めに、ステップS1において、デコーダ10 2は、現在のモードが10ビットモードかまたは 12ビットモードであるかを判定する。ステッ� ��S1では、現在のモードが10ビットモードかま たは12ビットモードであると判定されるまで� ��理が繰り返され、現在のモードが10ビット� �ードかまたは12ビットモードであると判定さ れた場合、処理はステップS2に進む。

 ステップS2において、デコーダ102は、現� �のモードに対応するHカウント値(アイドル開 始カウント値)とカウント数を、レジスタ101� �ら取得する。

 ステップS3において、デコーダ102は、Hカ� ��ンタ104を監視し、Hカウント値が、レジスタ 101から取得したダウンカウント時のHカウン� �値(アイドル開始カウント値)となったかを判 定する。ステップS3では、Hカウンタ104のHカ� �ント値がダウンカウント時のHカウント値と� ��るまでデコーダ102は待機する(監視が継続さ れる)。

 ステップS3で、Hカウンタ104のHカウント値 がダウンカウント時のHカウント値となった� �判定された場合、ステップS4およびS5におい� ��、デコーダ102は、ステータスをステータス2 に遷移させる。すなわち、ステップS4におい� ��、デコーダ102は、Hカウンタ104をホールドさ せるホールドオン信号をAND回路103に供給する ことにより、Hカウンタ104によるカウントを� �止させ、ステップS5において、アイドルカウ ンタ106を動作させるホールドオフ信号をアイ ドルカウンタ106に供給することにより、アイ ドルカウンタ106によるカウントを開始させる 。

 ステップS6では、アイドルカウンタ106の� �ウント値が所定のカウント数となったか、� �なわち、アイドルカウンタ106のカウント値� �レジスタ101から取得したカウント数となっ� �かがデコーダ102により判定される。アイド� �カウンタ106のカウント値が所定のカウント� �となったと判定されるまで、ステップS6の処 理が繰り返される。

 ステップS6で、アイドルカウンタ106のカ� �ント値が所定のカウント数となったと判定� �れた場合、処理はステップS7に進み、デコー ダ102は、ステータスをステータス1に遷移さ� �る。すなわち、デコーダ102は、Hカウンタ104� ��ホールドさせないホールドオフ信号をAND回� ��103に供給することにより、Hカウンタ104によ るカウントを再開させ、アイドルカウンタ106 をホールドさせるホールドオン信号をアイド ルカウンタ106に供給することにより、アイド ルカウンタ106によるカウントをリセットおよ び停止させる。

 ステップS8において、デコーダ102は、Hカ� ��ンタ104を監視し、Hカウント値が取得したア ップカウント時のHカウント値(アイドル開始� ��ウント値)となったかを判定する。ステップ S8では、Hカウンタ104のHカウント値が、レジ� �タ101から取得したアップカウント時のHカウ� ��ト値となるまでデコーダ102は待機する(監視 が継続される)。

 ステップS8で、Hカウンタ104のHカウント値 がアップカウント時のHカウント値となった� �判定された場合、ステップS9およびS10におい て、デコーダ102は、ステータスをステータス 2に遷移させる。この処理はステップS4および S5の処理と同様である。

 ステップS11では、アイドルカウンタ106の� ��ウント値が所定のカウント数となったか、� ��なわち、アイドルカウンタ106のカウント値� ��レジスタ101から取得したカウント数となっ� ��かがデコーダ102により判定される。アイド� ��カウンタ106のカウント値が所定のカウント� ��となったと判定されるまで、ステップS11の� ��理が繰り返される。

 そして、ステップS11で、アイドルカウン� ��106のカウント値が所定のカウント数となっ� ��と判定された場合、ステップS12において、� ��コーダ102は、ステップS7と同様に、ステー� �スをステータス1に遷移させて、処理を終了� ��る。

 図9は、本実施の形態におけるモード変更 の概念を示した図である。

 P相ADイネーブル期間またはD相ADイネーブ� ��期間において、ステータス1のみの状態が継 続し、ステータス2に遷移することがなけれ� �、イメージセンサ30は9ビットモードとして� �作することになる。一方、P相ADイネーブル� �間およびD相ADイネーブル期間の所定のタイ� �ングで、ステータスがステータス2に遷移し� ��Hカウンタ104がアイドルになるアイドル期間 が挿入されることで、10ビットモードまたは1 2ビットモードが実現される。

 したがって、ロジック制御回路31による� �ード変更処理によれば、モード変更に際し� �インターバル期間が必要ないので高速性を� �なうことがないという利点がある。

 なお、図7に示した例では、P相ADイネーブ ル期間およびD相ADイネーブル期間の真ん中の 時刻(Hカウンタ値)でステータスがステータス 2に遷移する例について説明したが、P相ADイ� �ーブル期間およびD相ADイネーブル期間内の� �のタイミングでステータス2に遷移してもよ� ��。すなわち、ステータス2の期間が、全体と して、10ビットモードでは512クロック分、12� �ットモードでは3584クロック分あればよい。

 図9は、ステータス2の期間がP相ADイネー� �ル期間またはD相ADイネーブル期間の最後に� �入されている例と、ステータス2の期間が複� ��に分割される形で挿入されている例を示し� ��いる。したがって、ロジック制御回路31に� �るモード変更処理によれば、ステータス2の� ��間をレジスタ101に記憶させる値で自由に設� ��でき、パルスのセトリングなども調整でき� ��。

 以上のように、図2のイメージセンサ30の� ��ジック制御回路31によれば、アイドルカウ� �タ106を設け、レジスタ101にアイドル開始カ� �ント値とカウント数を記憶させることで、� �ットモードの変更によって変更することが� �要なP相ADイネーブルパルスとD相ADイネーブ� �パルスのみを変更することができる。すな� �ち、AD変換の分解能を変更する際に、変更が 必要なパルスのみの変更を、より簡単な構成 で行うことができる。また、P相ADイネーブル 期間とD相ADイネーブル期間の間隔が長くなる ことがないため、各モードにおいてHPFの帯域 を無駄に広げることがない。換言すれば、AD� ��換後に通過するノイズの帯域を狭くするこ� ��ができ、S/Nの劣化を防止することができる� ��

 また、従来の1)の方式のようにレジスタ� �一律に変更する場合には、すべてのパルス� �レジスタをモード変更時に書き換える必要� �あったが、本モード変更処理では、図5に示� ��たステータス遷移に関するデータを記憶す� ��必要はあるものの、従来の2)の方式と比べ� �と、レジスタおよびゲート数はさほど増加� �ない。したがって、SCUの回路面積も削減す� �ことができる。

 図10は、図2のイメージセンサを採用した� ��ジタルカメラ(撮像装置)150の構成例を示す� �ロック図である。なお、デジタルカメラ150� �、デジタルスチルカメラまたはデジタルビ� �オカメラのいずれでもよい。

 デジタルカメラ150は、ズーム光学系を含� ��レンズ151、図1のイメージセンサ30を採用し� ��いるイメージセンサ部152、信号処理部153、� ��示部154、コーデック処理部155、媒体記録部1 56、コントローラ157、メインCLK発生部158、お� ��び操作入力部159により構成される。

 イメージセンサ部152は、上述したモード� ��更処理を行うことにより9ビット、10ビット� ��および12ビットの3種類のAD変換分解能で画� �データを出力することができるイメージセ� �サであり、設定されたAD変換分解能に対応す る撮像信号(画素データに対応する信号)を信� ��処理部153に供給する。

 信号処理部153は、供給される撮像信号に� ��して、ホワイトバランス処理、ガンマ補正� ��理、色分離処理等の所定の信号処理を施し� ��表示部154およびコーデック処理部155に供給� ��る。なお、信号処理部153は、表示部154とコ� ��デック処理部155のそれぞれに対して独立し� ��信号処理を施すことが可能である。

 表示部154は、例えば、LCD(Liquid Crystal Disp lay)等で構成され、信号処理部153からの撮像� �号を画像として表示する。コーデック処理� �155は、信号処理部153からの撮像信号を所定� �圧縮方式により圧縮し、媒体記録部156に供� �する。媒体記録部156は、コントローラ157の� �御に基づいて、信号処理部153からの撮像信� �を、例えば、半導体メモリ、磁気ディスク� �光磁気ディスク、光ディスクなどの記録媒� �に記憶する。この記録媒体は、デジタルカ� �ラ150に対して着脱可能なようになされてい� �も良い。

 コントローラ157は、操作入力部159により� ��力されたユーザの操作入力に基づいて、イ� ��ージセンサ部152、信号処理部153、表示部154� ��コーデック処理部155、媒体記録部156、およ� ��メインCLK発生部158を制御する。例えば、コ� ��トローラ157は、操作入力部159から供給され� ��動画モードまたは静止画モードを表す操作� ��号に対応して、10ビットモードまたは12ビッ トモードを切替える制御信号をイメージセン サ部152に供給する。

 メインCLK発生部158は、メインCLKを発生し� ��イメージセンサ部152に供給する。操作入力� ��159は、撮像を指令するシャッタボタンをは� ��めとして、例えば、ジョグダイヤル、キー� ��レバー、ボタン、またはタッチパネルなど� ��より構成され、ユーザによる操作に対応す� ��操作信号をコントローラ157に供給する。

 本明細書において、フローチャートに記� ��されたステップは、記載された順序に沿っ� ��時系列的に行われる処理はもちろん、必ず� ��も時系列的に処理されなくとも、並列的あ� ��いは個別に実行される処理をも含むもので� ��る。

 なお、本実施の形態では、P相ADイネーブ� ��パルスとD相ADイネーブルパルスを拡張した� ��、他のパルスを拡張したい場合にも同様の� ��御を適用することが可能である。

 本発明の実施の形態は、上述した実施の� ��態に限定されるものではなく、本発明の要� ��を逸脱しない範囲において種々の変更が可� ��である。