説明の都合上、電気回路網での回路の結� ��点をノードと称することにする。当然のこ� ��ながら、あるノードは二つの役割をするこ� ��がある。すなわち、ある一つの回路網の中� ��ある一定の機能を有する部分回路網を部分� ��路と称することにすると、一つのノードに� ��る部分回路の電気信号が出力されるとき(出 力ノード)、そのノードにつながる他の部分� �路から見るとそのノードは電気信号が入力� �れるノード(入力ノード)になっていることが ある。また、ノードの名前はそのノードの論 理信号(論理値は1または0、論理信号レベルは ハイレベルHまたはローレベルLで表す)を表す ことにする。さらにまた、端子とは回路に用 いられているトランジスタ、抵抗、容量など の回路素子の、外部との電気的接続のために 設けられた電極を言う。電気的には端子がノ ードを兼ねることがあり得る。また、特に回 路に電源を供給する配線を電源供給線、電源 供給線から回路を通った電流が帰還される配 線を電源帰還線と称する。

 明細書中でトランジスタとは、少なくと� ��一つの制御信号入力端子と少なくとも二つ� ��信号出力端子とを有し、制御信号によって� ��二つの出力端子間の導通、非導通状態を制� ��する電気的スイッチの具体化形態の一つで� ��る。そのトランジスタは一般に絶縁ゲート� ��界効果トランジスタ(MOST)やバイポーラトラ� ��ジスタ(BPT)等である。MOSTの場合はそのゲー� ��が制御信号入力端子として用いられ、ドレ� ��ンとソースが二つの信号出力端子として用� ��られる。BPTの場合は、ベースが制御信号入� ��端子として用いられ、コレクタとエミッタ� ��二つの信号出力端子として用いられる。以� ��の説明ではMOSTを用いた場合を例にとって説 明する。

 このMOSTを用いたSRAMセル回路は、例えば� �図7のデュアルビットラインSRAMセル10がある� ��すなわち、P形のMOST(PMOST)20およびN形のMOST(NM OST)22の各ドレインを出力ノードQ1に接続し、� ��ゲート電極を入力ノードI1に接続し、PMOST20� ��ソースはノードVD1において電源供給線VDDLに 接続する。さらにNMOST22のソースはノードVS1� �おいて電源帰還線VSSLに接続してインバータ1 2(インバータとは入力ノードに与えられた論� ��信号の反転論理信号を出力ノードに出力す� ��回路であり、以下同様な意味で用いる)が構 成されている。

 また、P形のMOST(PMOST)24およびN形のMOST(NMOST )26の各ドレインを出力ノードQ2に接続し、各� ��ート電極を入力ノードI2に接続する。PMOST24� ��ソースは、ノードVD2において電源供給線VDDL に接続し、さらにNMOST26のソースは、ノードVS 2において電源帰還線VSSLに接続してインバー� ��14が構成されている。

 インバータ12の出力ノードQ1は、インバータ 14の入力ノードI2に接続し、その出力ノードQ2 は、インバータ12の入力ノードI1に接続して� �帰還回路(単に帰還回路またはラッチ回路と� ��言う)を構成する。
 さらに、出力ノードQ1は、アクセストラン� �スタであるNMOST16のソース(またはドレイン)� �接続され、NMOST16のドレイン(またはソース)� �ノードD1においてビット線BLに接続される。

 出力ノードQ2は、他のアクセストランジス� �であるNMOST18のソース(またはドレイン)に接� �され、NMOST18のドレイン(またはソース)は、� �ードD2においてビット線BLBに接続される。
 NMOST16および18のゲートは、それぞれノードP 1およびP2においてワード線WLに接続されて一� ��のSRAMセルが構成されている。なお、出力ノ ードQ1とQ2の論理信号レベルは定常状態にお� �ては相補的(一方がハイレベルHであれば他方 はローレベルLとなっている)となっている。

 例えば、出力ノードQ1がハイレベルで出� �ノードQ2がローレベルのときは論理1を記憶� �ているとし、その逆は論理0を記憶している� ��する等と記憶内容が決められている。なお� ��NMOST16および18はSRAMセルの記憶内容をビット ラインBLおよびBLBに読み出す時の読み出しア� ��セストランジスタとしても、あるいはビッ� ��ラインBLおよびBLBの論理信号(この場合はBL� �よびBLBは相補的である)をSRAMセルに書き込む 時の書き込みアクセストランジスタとしても 用いられる。

 なお、出力ノードQ1ないしQ2等の正帰還回路 が構成される二つのインバータの出力ノード を記憶ノードとも言うことにする。さらに、 SRAMセル回路での論理信号レベルは、それを� �いたメモリ装置外部の論理回路の論理信号� �ベルと異なる場合がある。
 SRAMセルを大量に用いたメモリ装置は、高速 動作が可能であって、かつメモリ容量を大き くすることが求められている。そのため、SRA Mセルの面積を小さくすること、すなわち各� �ランジスタの寸法は実現可能な最小寸法と� �ることが望ましい。

 しかし、SRAMセルの記憶内容を読み出す時 、記憶内容が反転してしまう誤動作を防ぐこ とや、正しく記憶内容が書き込まれることを 保証する等の潜在的な課題があるため、すべ てのトランジスタを最小寸法とすることは出 来ない。

 概略、インバータのNMOSTであるNMOST22およ� ��26のチャネル長は最小寸法、(チャネル幅は� ��積、動作速度を勘案して最小寸法よりは大� ��くする場合が多い)とし、アクセストランジ スタのNMOST16および18はこれらよりも電流駆動 能力を弱く(例えばチャネル幅を小さくした� �、チャネル長を長くしたり、あるいはその� �方とする)し、インバータのPMOSTであるPMOST20� ��よび24よりは電流駆動能力を強く(例えばPMOS T20および24のチャネル長をNMOST16および18より� ��長くしたりチャネル幅については逆に小さ� ��したり、またはその両方とする)するように 設定される。

 ただし、チャネル幅については実現可能な� ��小寸法より小さくすることは出来ないと言� ��制約条件があるので、これを勘案して各ト� ��ンジスタのチャネル幅を最小寸法以上に設� ��しなければならない。したがって、その分S RAMセルの面積は増加し、浮遊容量も増加する ことになり、その動作速度の低下を招く。
 セル面積を小さくする一つの手段として、� ��7の二つのビットラインを一つとし、トラン ジスタ数を一つ少なくする図8の40のシングル ビットラインSRAMセル回路が提案されている� �

 図8では、P形のMOST(PMOST)50およびN形のMOST(N MOST)52の各ドレインを出力ノードQ3に接続し、 各ゲート電極を入力ノードI3に接続する。PMOS T50のソースは、ノードVD3において、電源供給 線VDDLに接続する。さらにNMOST52のソースは、� ��ードVS3において、電源帰還線VSSLに接続して インバータ42が構成されている。

 また、P形のMOST(PMOST)54およびN形のMOST(NMOST)56 の各ドレインを出力ノードQ4に接続し、各ゲ� ��ト電極を入力ノードI4に接続する。
 PMOST54のソースは、ノードVD4において、電源 供給線VDDLに接続する。さらに、NMOST56のソー� ��は、ノードVS4において、電源帰還線VSSLに接 続してインバータ44を構成している。

 さらに、インバータ42の出力ノードQ3は、イ ンバータ44の入力ノードI4に接続し、その出� �ノードQ4は、インバータ42の入力ノードI3に� �続して正帰還回路を構成する。
 さらに、出力ノードQ4は、アクセストラン� �スタであるNMOST46のソース(またはドレイン)� �接続される。NMOST46のドレイン(またはソース )は、ノードD3において、ビット線BLに接続さ� ��る。NMOST46のゲートは、ノードP3において、� ��ード線WLに接続されて、一つのシングルビ� �トラインSRAMセル回路が構成されている。

 図8のシングルビットラインSRAMセル回路� �は、当然ながら記憶内容の読み出しと書き� �みは一つのビットラインBLを用いて行われる 。特に、図7のデュアルビットラインSRAMセル� ��路との違いは、書き込み操作であり、アク� ��ストランジスタ46を通してビットラインBLの 電位をインバータ42の入力ノードI3と同時に� �ンバータ44の出力ノードQ4に転送するが、こ� ��場合BLの論理信号レベルがハイレベルでも� �ーレベルでも確実に転送してSRAMセルの記憶� ��容すなわち、記憶ノードQ3およびQ4の論理信 号レベルが変更できなければならない。

 ローレベルの書き込みは、Q4がハイレベル� �あった時が重要である。この時、PMOST54は導� ��状態で、PMOST54の導通抵抗をR54、アクセスト ランジスタのNMOST46の導通抵抗をR46Lとすると� ��Q4の電位は、VDD*R46L/(R46L+R54)となる。
 この値がインバータ42の論理しきい値レベ� �VTRI42(約VDD/2に設定される場合が多い)より十� ��低くなるようにトランジスタ46と54の寸法を 設定しなければならない。
 ここで、VDDは電源供給線VDDLの電位であり、 電源帰還線VSSLの電位は簡単のため接地電位(0 V)とした。

 一方、ハイレベルの書き込みは、Q4がロー� �ベルであった時が重要である。この時、NMOST 56は導通状態であり、NMOST46と56の導通抵抗を� ��れぞれR46HおよびR56とすると、Q4の電位は、V DD*R56/(R46H+R56)となり、この値がインバータ42� �論理しきい値レベルVTRI42を十分に超えるよ� �に各NMOST46と56の寸法を設定しなければなら� �い。
 ただし、ビット線BLの論理ハイレベルはVDD� �等しいとした。

 これらの条件は図7のデュアルビットライ ンSRAMセル回路よりは厳しい要求である。そ� �理由は書き込みのとき、図7のデュアルビッ� ��ラインSRAMセル回路ではBLまたはBLBのどちら� ��一方のビットラインが必ずローレベルとな� ��からそちら側のアクセストランジスタを通� ��て記憶内容を書き換えることが出来る、す� ��わち、ローレベルの書き込み条件さえ満た� ��れていれば良いからであると言える。

 読み出し動作においては、ビットラインの� ��位を予めハイレベルに設定して、高インピ� ��ダンス状態にしておき、次にワード線の電� ��をVTRI42とする。
 記憶ノードQ4がハイレベルであれば、高イ� �ピーダンスのビット線電位はほとんど変化� �ないが、ローレベルであるとアクセストラ� �ジスタ46が導通状態となり、高インピーダン スのビット線電位は、NMOST46および導通状態� �NMOST56によって放電され、電位が低下する。
 この差を検出して記憶内容がハイレベルか� ��ローレベルかを検出する。当然ながら、NMOS T46のしきい値電圧VTNはVTRI42より小さくなくて はならない。

 また、NMOST46のゲートにはVDDより低いVTRI42な る(約VDDの1/2)電位しか印加できず、NMOST46の単 位チャネル幅当たりの導通抵抗を十分小さく 出来ないので読み出し速度が遅くなる。
 また、VDDとVTRI42なる二種類のハイレベル電� ��を発生するワード線制御回路も必要となり� ��メモリ装置全体としては面積の増加、消費� ��力の増加が懸念される。

 上記欠点の対策の一つとして、SRAMセル回 路のVDDLの電位VDDを書き込み動作の時だけ低� �して(ワード線WLの電位はそのまま)論理しき� ��値レベルを下げ、インバータ42および44を駆 動能力の弱い(負荷容量を充放電する電流小� �くなる)インバータに一時的にすることで書� ��込み動作を確実にするようにした方法が提� ��されているが、同じワード線WLに接続され� �すべてのSRAMセル回路についてその操作を行� ��必要があり、電流駆動能力の高いセル電源� ��圧制御回路が必要で、メモリ装置全体とし� ��はさらなる面積の増加、消費電力の増加が� ��念される。

 上記シングルビットラインSRAMセル回路の読 み出し動作における制約条件を緩和する回路 として、読み出し専用ビットラインを設け、 記憶ノードの内容はバッファを通してこれに 出力することによって解決を図った図9のSRAM� ��ル回路60が知られている。
 図9においては、P形のMOST(PMOST)80およびN形の MOST(NMOST)82の各ドレインを出力ノードQ5に接続 し、各ゲート電極を入力ノードI5に接続する� ��

 PMOST80のソースは、ノードVD5において、電源 供給線VDDLに接続し、さらに、NMOST82のソース� ��、ノードVS5において、電源帰還線VSSLに接続 してインバータ62が構成されている。
 またP形のMOST(PMOST)84およびN形のMOST(NMOST)86の 各ドレインを出力ノードQ6に接続し、各ゲー� ��電極を入力ノードI6に接続し、PMOST84のソー� ��はノードVD6において電源供給線VDDLに接続す る。
 さらに、NMOST86のソースはノードVS6において 電源帰還線VSSLに接続してインバータ64が構成 されている。

 さらに、インバータ62の出力ノードQ5は、 インバータ64の入力ノードI6に接続し、その� �力ノードQ6は、インバータ62の入力ノードI5� �接続して正帰還回路が構成されている。

 さらに、入力ノードI5は、アクセストラン� �スタであるNMOST66のソース(またはドレイン)� �接続され、NMOST66のドレイン(またはソース)� �、ノードD4において書き込み専用ビット線W-B Lに接続されている。
 また、出力ノードQ5は、NMOST68のゲートに接� ��され、NMOST68のソースは、ノードVS7において 、電源帰還線VSSLに接続される。
 また、NMOST68のドレインは、NMOST70のソース(� ��たはドレイン)に接続され、NMOST70のドレイ� �(またはソース)は、ノードD5において、読み� ��し専用ビット線R-BLに接続され、NMOST70のゲ� �トは、ノードP5において、読み出し制御専用 ワード線RWLに接続されている。

 動作の概略は以下の通りである。
 まず、読み出し動作も書き込み動作もして� ��ない保持状態の時、書き込み制御専用ワー� ��線WWLおよび読み出し制御専用ワード線RWL線� ��電位はローレベルで、NMOST66および70は非導� ��状態で、記憶ノードは書き込み専用ビット� ��W-BLおよび読み出し専用ビット線R-BLから切� �離されており、インバータ62および64で構成� ��れた正帰還回路により出力ノード(状態を記 憶する「記憶ノード」でもある)Q5およびQ6の� ��理レベルが保たれている。

 読み出し動作は、例えば読み出し専用ビッ� ��線R-BLの電位を予めハイレベルにしてから高 インピーダンス状態とし、次に読み出し制御 専用ワード線RWLの電位をハイレベルにしてNMO ST70を導通状態にする。
 もし、出力ノード(記憶ノード)Q5がローレベ ルであればNMOST68は非導通状態で、したがっ� �読み出し専用ビット線R-BLの電位の変化はほ� ��んどない。
 逆に出力ノード(記憶ノード)Q5がハイレベル であればNMOST68は導通状態で、NMOST68および70� �通して読み出し専用ビット線R-BLが接地され� ��のでその電位は低下していく。これらの読� ��出し専用ビット線R-BLの電位の差を検知して 記憶内容を読み出すことが出来る。

 この読み出し動作では、記憶ノードから� ��み出し専用ビット線R-BL線および書き込み専 用ビット線W-BL線へのインピーダンスの低い� �流通路が構成されることは無いから読み出� �動作期間中の記憶内容の変動を考慮して各� �ランジスタの寸法を定める必要は無い。す� �わち、図7および図8のSRAMセル回路における� �み出し動作を行うための各トランジスタ寸� �の制約条件は無いと言って良い。

 一方、書き込み動作は、読み出し制御専用� ��ード線RWLの電位はローレベルのままとして� ��のセルの記憶内容が読み出し専用ビット線R -BLの電位に影響されないようにし、書き込み 制御専用ワード線WWLの電位をハイレベルとし てアクセストランジスタであるNMOST66を導通� �態とする。
 これにより、書き込み専用ビット線W-BLの電 位がインバータ62の入力ノードI5に転送され� �。入力ノードI5の電位がインバータ62の論理� ��きい値VTRI62以下となれば出力ノードQ5はハ� �レベルとなり、したがって入力ノードI6もハ イレベルとなるので出力ノードQ6がローレベ� ��となる。

 逆に、入力ノードI5の電位がVTRI62以上とな� �ば出力ノードQ5はローレベルとなり、したが ってI6もローレベルとなるので出力ノードQ6� �ハイレベルとなる。
 ただし、入力ノードI5は出力ノードQ6に接続 されていて、書き込み動作直前においても出 力ノードQ6はローレベルか、ハイレベルとな� ��ている、すなわち、出力ノードQ6はNMOST86を� ��して電源帰還線VSSLに接続されているか、あ るいはPMOST84により、電源供給線VDDLに接続さ� ��ている状態になっている。

 したがって、各トランジスタ、NMOST66、PMOST8 4およびNMOST86の寸法を適切に設定しなければ� ��定した書き込み動作ができないことは図8と 同様である。なお、アクセストランジスタ66� ��しきい値電圧をVT66とし、WWL線のハイレベル 電位をVDDとすると、入力ノードI5は最大VDD-VT6 6となり、この値がインバータ62を反転させる だけVTRI62より大きくなければならない。
 そのため、PMOST80の電流駆動能力をNMOST82よ� �小さくして、意図的にVTRI62の値を小さくす� �、例えば(VDD-VT66)/2程度とするなど寸法の制� �条件が増える場合がある。

 上記の読み出し専用ビットラインを新た� ��設けたSRAMセル回路の欠点を解決する一方法 として、下記特許文献1において図10に示すシ ングルビットラインSRAMセル回路90が開示され ている。

 図10は、P形のMOST(PMOST)110およびN形のMOST(NMOST )112の各ドレインを出力ノードQ8に接続し、各 ゲート電極を入力ノードI8に接続し、PMOST110� �ソースはノードVD8において電源供給線VDDLに� ��続し、さらにNMOST112のソースはノードVS8に� �いて電源帰還線VSSLに接続してインバータ92� �構成されている。
 また、P形のMOST(PMOST)114およびN形のMOST(NMOST)1 16の各ドレインを出力ノードQ9に接続し、各� �ート電極を入力ノードI9に接続し、PMOST114の� ��ースはノードVD9において電源供給線VDDLに接 続する。

 さらに、NMOST116のソースはノードVS9におい� �電源帰還線VSSLに接続してインバータ94が構� �されている。
 さらに、インバータ92の出力ノードQ8はイン バータ94の入力ノードI9に接続し、出力ノー� �Q9はPMOST100のドレイン(またはソース)に接続� �、PMOST100のソース(またはドレイン)はインバ� ��タ92の入力ノードI8に接続して正帰還回路が 構成されている。

 さらに、PMOST100のゲートはノードP6におい て書き込み専用ワードラインWWLに接続され、 入力ノードI8はアクセストランジスタであるN MOST102のソース(またはドレイン)に接続され、 NMOST102のドレイン(またはソース)はノードD6に おいて書き込み専用ビット線W-BLに接続され� �いる。

 また、インバータ92の出力ノードQ8はNMOST1 04のゲートに接続され、NMOST104のソースはノ� �ドVS10において電源帰還線VSSLに接続され、NMO ST104のドレインはNMOST106のソース(またはドレ� ��ン)に接続され、NMOST106のドレイン(またはソ ース)はノードD7において読み出し専用ビット 線R-BLに接続され、NMOST106のゲートはノードP7� ��おいて読み出し専用ワード線RWLに接続され� ��いる。制御回路120はこのセルを選択するた� ��のデコード回路やWWL線やRWL線の電位を適切� ��制御する。

 動作の概略は以下の通りである。
 まず、読み出し動作も書き込み動作もして� ��ない保持状態の時、書き込み専用ワード線W WLおよび読み出し専用ワード線RWLの電位はロ� ��レベルで、NMOST106および102は非導通状態で� �記憶ノードは書き込み専用ビット線W-BLおよ� ��読み出し専用ビット線R-BLから切り離されて おり、さらにPMOST100は導通状態でインバータ9 2および94による正帰還回路が構成されて記憶 ノードQ8およびQ9の論理レベルが保たれてい� �。

 読み出し動作は次のようになる。
 書き込み専用ワード線WWLの電位はローレベ� ��としてインバータ92の入力ノードI8を読み出 し専用ワード線W-BLから切り離し、同時にPMOST 100を導通状態として正帰還回路を構成して記 憶内容を保持した状態としておく。
 次に、例えば読み出し専用ビット線R-BLの電 位を予めハイレベルにしてから高インピーダ ンス状態とし、続いて読み出し制御専用ワー ド線RWLの電位をハイレベルにしてNMOST106を導� ��状態にする。

 その後の動作は図9の場合と同様である。 この読み出し動作では、各記憶ノードから読 み出し専用ビット線R-BL線および読み出し専� �ワード線W-BL線にインピーダンスの低い電流� ��路が構成されることは無いから読み出し動� ��期間中、それらの電位による記憶内容の変� ��を考慮して各トランジスタの寸法を定める� ��要は無い。すなわち、図7および図8のSRAMセ� ��回路における読み出し動作を行うための各� ��ランジスタ寸法の制約条件は無いと言って� ��い。

 一方、書き込み動作は次のようになる。ま� ��、読み出し制御専用ワード線RWL線の電位は� ��ーレベルのままとし記憶ノードとなる出力� ��ードQ8およびQ9を読み出し専用ビット線R-BL� �ら切り離し、このセル90の記憶内容が読み出 し専用ビット線R-BL線の電位に影響を与えず� �逆に影響も受けないようにしておく。
 次に、書き込み専用ワード線WWL線の電位を� ��イレベルとしてアクセストランジスタ102を� ��通状態とし、同時に帰還制御トランジスタ1 00を非導通として正帰還回路を切断する。
 そうすると、書き込み専用ビット線W-BLの電 位がインバータ92の入力ノードI8のみに転送� �れる。

 入力ノードI8の電位が十分にインバータ92の 論理しきい値VTRI92以下となれば出力ノードQ8� ��ハイレベルとなり、したがってインバータ9 4の入力ノードI9もハイレベルとなるのでその 出力ノードQ9がローレベルとなる。
 逆に入力ノードI8の電位が十分にVTRI92以上� �なれば出力ノードQ8はローレベルとなり、し たがって入力ノードI9もローレベルとなるの� ��出力ノードQ9がハイレベルとなる。
 このように出力ノードQ8およびQ9電位の状態 が確定した後、書き込み専用ワード線WWL線の 電位をローレベルに戻し、アクセストランジ スタ102を非導通にしてセルを書き込み専用ビ ット線W-BLから切り離し、また帰還制御トラ� �ジスタ100を導通状態にして正帰還回路を再� �成し、記憶としての各出力ノードQ8およびQ9� ��論理レベルを安定化する。

 この書き込み動作においては、アクセス� ��ランジスタ102は高インピーダンス状態の入� ��ノードI8に接続されるだけであるから、図7� ��いし図9の場合の書き込み動作による寸法の 制約条件は無い。ただし、アクセストランジ スタ102のしきい値電圧をVT102とし、書き込み� ��用ワード線WWL線のハイレベル電位をVDDとす� ��と、入力ノードI8の電位は最大でVDD-VT102と� �り、この値がインバータ92を反転させるに十 分なVTRI92より大きくなければならないことは 図9と同様で、そのためPMOST110やNMOST112の寸法� ��制約条件が増える場合がある。

 さらに、帰還制御トランジスタ100は書き� ��み制御トランジスタ102と同じ書き込み専用� ��ード線WWL線の制御信号により同時に制御さ� ��ることにより次の欠点が生じる。例えば、� ��憶ノードQ9がハイレベルであったとし、こ� �状態からローレベルを書き込む場合、書き� �み動作の初期においてPMOST100および114および NMOST102が導通状態となり、電源供給線VDDLから 書き込み専用ビット線W-BLへの電流通路が形� �される恐れがある。そのため、入力ノードI8 の電位の低下速度が遅くなる懸念がある。

 以上説明したように、図10のSRAMセル回路は� ��き込み動作や読み出し動作を確実にするこ� ��に起因するトランジスタ寸法への制約条件� ��少ないので、例えばSRAMセル回路を実現可能 な最小寸法のトランジスタを出来るだけ多く 用いて構成することも原理的には可能である 。
 したがって、SRAMセル回路の面積を小さくで きる可能性があるが、一つのビットライン以 外に読み出し専用ビット線を要する、トラン ジスタ数が8個と多いなど、なお面積増加要� �が懸念されるし、それによる浮遊容量の増� �で消費電力が増大する懸念もある。

米国特許第6853578号明細書