以下、本発明の実施形態について、図面� �参照しながら詳細に説明する。
  図2A~図2Eはそれぞれ、MOSトランジスタを用 いた要素抵抗回路の構成を示す図であり、図 3~図7は、それら要素抵抗回路の特性を示すグ ラフである。始めに、各要素抵抗回路の構成 、及びそれらが有している特性について、図 2A~図7を参照して具体的に説明する。

 図2A~図2Eでは、プルダウン側に配置され� �のを想定した各要素抵抗回路を示している� �、それらの構成は要素抵抗回路が配置され� �のがプルアップ側でも基本的に同じである� �このことから以降、便宜的に、特に断らな� �限り、要素抵抗回路がプルダウン側に配置� �れていることを前提に説明を行う。

 図2Aに示す第1の要素抵抗回路は、1個のNMO Sトランジスタ21から構成されている。NMOSト� �ンジスタ21のゲートにはデジタル信号に相当 する所定(固定)の電圧が印加される。以降、� ��のように所定の電圧がゲートに印加するこ� ��を「ゲート接地」と呼ぶことにする。

 図2Aに表記の「n1g」は、NMOSトランジスタ2 1をゲート接地した回路構成であることを示� �ている。ここで、「n」はMOSトランジスタの� ��類を示し、図2AではNMOSトランジスタを指す� ��また、「1」は要素抵抗回路を構成するMOSト ランジスタ数、「g」はゲート接地をそれぞ� �表すシンボルとなっている。これは他の図� �も同様である。

 図2Bに示す第2の要素抵抗回路は、1個のNMO Sトランジスタ21をダイオード接続、つまりゲ ートとドレインを接続したものである。図2B� ��表記した「n1d」中の「d」は、ダイオード接 続を表すシンボルである。

 図2Cに示す第3の要素抵抗回路は、2個のゲ ート接地されたNMOSトランジスタ21をカスコー ド接続したものである。図2Cに表記の「n2gg」 において、「2」はカスコード接続されたMOS� �ランジスタ数(段数)を表している。「gg」は� ��要素抵抗回路を構成するそれぞれのMOSトラ� ��ジスタ21の接続形態を表している。先頭に� �された「g」は、図示上側、つまりグランド� ��ら離れた側に位置するMOSトランジスタ21aの� ��続形態を示している。また、2番目の「g」� �、図示下側、つまりグランド側に位置するMO Sトランジスタ21bの接続形態を表している。� �れらMOSトランジスタの接続形態は何れもゲ� �ト接地である。

 図2Cに標記の「n2ggh」及び「n2ggl」はそれ� ��れ、各NMOSトランジスタ21によって構成され� ��要素抵抗回路の種類、及び要素抵抗回路内� ��各NMOSトランジスタ21が配置された位置を表� ��ている。例えば「n2ggh」は、第3の要素抵抗� ��路で伝送線路側に配置されるNMOSトランジス タ21を表している。それにより「h」は伝送線 路側に配置されていることを表し、「l」は� �ランド側に配置されていることを表してい� �。これは、後述する第4の要素抵抗回路でも� ��様である。以降は、伝送線路側を上側、グ� ��ンド側を下側とも呼ぶことにする。 図2Dに 示す第4の要素抵抗回路は、上記第3の要素抵� ��回路と同様に、2個のNMOSトランジスタ21をカ スコード接続したものである。しかし、上側 に位置するNMOSトランジスタ21はダイオード接 続となっている。また、下側に位置するNMOS� �ランジスタ21は、ゲート接続となっている。 それにより図2Dでは、要素抵抗回路の回路構� ��を示す表記が「n2dg」となっている。

 図2Eに示す第5の要素抵抗回路は、ゲート� ��グランドに接続された1つのPMOSトランジス� �22から構成されている。図2Eに表記の「p1g」� ��、第5の要素抵抗回路が1個のPMOSトランジス� ��22をゲート接地した回路構成であることを� �している。

 図3は、図2A乃至図2Eに示された各要素抵� �回路の抵抗値と終端ノード電圧の関係を示� �グラフである。図3の横軸は終端ノード電圧V trm、縦軸は抵抗値比をそれぞれ示している。 終端ノード電圧は、要素抵抗回路に印加され る電圧に相当する。抵抗値比は、要素抵抗回 路への印加電圧が0.9Vのときを基準(=100%)とし� ��表している。

 図3に示すように、第1、及び第3の要素抵� ��回路は、印加電圧が大きくなるほど抵抗値� ��大きくなる正特性を有している。これに対� ��、残りの第2、第4及び第5の要素抵抗回路は� ��印加電圧が大きくなるほど抵抗値が小さく� ��る負特性を有している。

 終端ノード電圧が0.9V以下の領域では、第 3の要素抵抗回路の抵抗値の変動は第1の要素� ��抗回路の抵抗値の変動よりも小さい。この� ��め、終端ノード電圧(印加電圧)の変動に対� �、第3の要素抵抗回路は第1の要素抵抗回路よ り優れた特性を有している。

 非飽和領域でMOSトランジスタのドレイン-ソ ース間を流れる電流の近似式は、ドレイン-� �ース間電流をIdsと表すと、以下のようにな� �。
 Ids=β((Vgs-Vt)Vds-(Vds) ² /2) 
                          ・・� � (1)
ここで、βは電流利得係数、Vgsはゲート-ソー ス間電圧、Vdsはドレイン-ソース間電圧、Vtは チャネルが形成される閾値電圧である。

 (1)式より、要素抵抗回路の抵抗値Rは
 R=Vds/Ids
  =Vds/(β((Vgs-Vt)Vds-(Vds) ² /2))
  =1/(β((Vgs-Vt)-Vds/2))  ・・・ (2)
となる。ここでVds=0.9V、つまり基準電圧であ� ��ことを示すシンボルとして「(h)」、Vdsが0.9V よりも低い電圧を示すシンボルとして「(l)」 を用いると、抵抗値比は
 R(l)/R(h)=((Vgs-Vt)-Vds(h)/2)/
           (Vgs-Vt)-Vds(l)/2) 
                          ・・� � (3)
となる。

 (1)~(3)式中の(Vgs-Vt)の値は一定である。また� ��基準電圧Vds(h)は抵抗値比の基準値なので固� ��値である。このことから、(3)式は定数C1及� �C2を用いて
 R(l)/R(h)=C1/(C2-Vds(l))  ・・・ (4)
と表現できる。この(4)式から、電圧Vds(l)の変 化が小さいほど、抵抗値比の変化も小さくな ることが分かる。

 図4は、第1及び第3の要素抵抗回路を構成� ��る各MOSトランジスタの終端ノード電圧によ� ��ドレイン-ソース間電圧の変化を示すグラフ である。図4の横軸は終端ノード電圧、縦軸� �ドレイン-ソース間電圧Vdsをノード電圧とし� ��それぞれ示している。第3の要素抵抗回路で は、それを構成するNMOSトランジスタ21別にノ ード電圧Vdsを棒グラフで表している。

 終端ノード電圧が低い領域では、図4に示 すように、第3の要素抵抗回路を構成する上� �のNMOSトランジスタ21のドレイン-ソース電圧( ノード電圧)Vdsはほぼ等しく、終端ノード電� �のほぼ1/2となっている。従って、第3の要素� ��抗回路全体の終端ノード電圧による抵抗値� ��の変動は、各NMOSトランジスタ21それぞれ単� ��での抵抗値比の変動にほぼ等しい。第3の要 素抵抗回路は、2つのNMOSトランジスタ21を直� �に接続した回路なので、両者の合成抵抗で� �る第3の要素抵抗回路の抵抗値比(抵抗変動率 )は各NMOSトランジスタ21それぞれ単体の抵抗� �比と等しい。

 第3の要素抵抗回路の各NMOSトランジスタ21 のドレイン-ソース間電圧Vdsがほぼ等しいと� �うことは、各ドレイン-ソース間電圧Vdsの変� ��は終端ノード電圧の変動より小さいことを� ��味する。なぜなら、各ドレイン-ソース間電 圧Vdsの変動量は終端ノード電圧の変動量のほ ぼ1/2になるからである。そのように各ドレイ ン-ソース間電圧Vdsの実効的な変動がより小� �くなることが、図3に示されるように、第3の 要素抵抗回路の方が第1の要素抵抗回路より� �抵抗値比の変化が小幅になる理由と考えら� �る。その理由から、要素抵抗回路を形成す� �際に、NMOSトランジスタ3段以上のカスコード 化でも効果が期待できる。第1の要素抵抗回� �と第3の要素抵抗回路との対比では、全体の� ��ード電圧は、終端ノード電圧が低い領域で� ��第1の要素抵抗回路のほうが低い傾向があり 、終端ノード電圧が高い領域では第1の要素� �抗回路のほうが高い傾向がある。終端ノー� �電圧が高い領域では、終端ノード電圧が高� �なるほど、第1の要素抵抗回路と第3の要素抵 抗回路の電圧差は大きくなる。

 図5は、第1及び第3の要素抵抗回路を構成� ��る各MOSトランジスタの終端ノード電圧によ� ��抵抗値の変化を抵抗値比で示すグラフであ� ��。横軸は終端ノード電圧、縦軸は抵抗値比� ��それぞれ示している。抵抗値比は、印加電� ��である終端ノード電圧が0.9Vのときを基準(=1 00%)として表している。抵抗値自体は、図4に� ��す各終端ノード電圧に対応した各MOSトラン� ��スタのノード電圧と、そのときに各MOSトラ� ��ジスタを流れた電流の値とから算出してい� ��。図4と同様に、第3の要素抵抗回路では、� �れを構成するNMOSトランジスタ21別に抵抗値� �を棒グラフで表している。図5には、第1及び 第3の要素抵抗回路それぞれの抵抗値比の変� �を表す直線を併せて示している。その2つの� ��線からも、第1及び第3の要素抵抗回路の抵� �値比の傾きの違いを確認できる。

 終端ノード電圧が低い領域では、図5に示 すように、第3の要素抵抗回路を構成する上� �のNMOSトランジスタ21の抵抗値比は同様にほ� �等しくなっている。しかし、下側のNMOSトラ� ��ジスタ21n2gglの抵抗値比は、その終端ノード 電圧が高い領域になると、ほとんど変化しな くなっている。そのようにほとんど変化しな くなっている範囲では、終端ノード電圧が高 くほど、全体の抵抗値比は第1の要素抵抗回� �の抵抗値比と同じような傾きで大きくなっ� �いる。このことからも、終端ノード電圧が� �い領域で第3の要素抵抗回路の方が第1の要素 抵抗回路よりも抵抗値比の変化が小幅になる のは、第3の要素抵抗回路を構成する2つのNMOS トランジスタ21の各ドレイン-ソース間電圧Vds の実効的な変動がより小さくなることが関係 していると推量できる。

 図6は、第2及び第4の要素抵抗回路を構成� ��る各MOSトランジスタの終端ノード電圧によ� ��抵抗値の変化を抵抗値比で示すグラフであ� ��。図6の横軸は終端ノード電圧、縦軸は抵抗 値比をそれぞれ示している。抵抗値比は、印 加電圧である終端ノード電圧が0.9Vのときを� �準(=100%)として表している。図5と同様に、第 4の要素抵抗回路では、それを構成するNMOSト� ��ンジスタ21別に抵抗値比を棒グラフで表し� �いる。

 図6に示すように、第4の要素抵抗回路を� �成する下側のNMOSトランジスタ21n2dglの抵抗が 第4の要素抵抗回路全体の抵抗に占める割合� �常に低いレベルに維持されている。それに� �り、NMOSトランジスタのカスコード化による� ��善は僅かとなっている。これは、強反転領� ��では上側のNMOSトランジスタ21n2dghが常に飽� �状態(高抵抗)で動作するために、下側のNMOS� �ランジスタ21n2dglは非飽和状態(低抵抗)にな� �ざるをえないからと考えられる。このよう� �ことから、NMOSトランジスタ3段以上のカスコ ード化を行っても良いが、段数をより多くす ることによる大幅な改善は余り期待できない と思われる。第2の要素抵抗回路の抵抗値比� �、第4の要素抵抗回路と比較して、終端ノー� ��電圧が低い領域では大きく、終端ノード電� ��が高い領域では小さくなっている。

 図3に示すように、第2、第4及び第5の要素 抵抗回路は、印加電圧(終端ノード電圧)が大� ��くなるほど抵抗値が小さくなる負特性を有� ��、第1及び第3の要素抵抗回路は、それとは� �の正特性を有している。それらの要素抵抗� �路の印加電圧に対する抵抗値の変化は対称� �である。しかし、第1及び第3の要素抵抗回路 の正特性との対称性には、第2、第4及び第5の 要素抵抗回路のなかで差があり、第5の要素� �抗回路は明らかに第1及び第3の要素抵抗回路 との対称性が第2及び第4の要素抵抗回路より� ��っている。第2及び第4の要素抵抗回路間で� �、第1及び第3の要素抵抗回路との対称性は第 4の要素抵抗回路のほうがより良好となって� �る。一方、第1及び第3の要素抵抗回路では、 第2及び第4の要素抵抗回路との対称性は第3の 要素抵抗回路のほうがより良好となっている 。これらのことから、MOSトランジスタのダイ オード接続、及びカスコード接続(カスコー� �化)は、要素抵抗回路の対称性をより良好に� ��るうえで効果があることが分かる。またプ� ��ダウンの抵抗回路をNMOSトランジスタのみで 構成することは、レイアウト上の利点がある 。 図7は、並列に接続する要素抵抗回路の組 み合わせ毎に抵抗値の終端ノード電圧による 変化を抵抗値比で示すグラフである。図7の� �軸は終端ノード電圧、縦軸は抵抗値比をそ� �ぞれ示している。抵抗値比は、印加電圧で� �る終端ノード電圧が0.9Vのときを基準(=100%)と して表している。ここでは、要素抵抗回路の 組み合わせとして、第1の要素抵抗回路と第2� ��要素抵抗回路との並列回路(図中「n1g||n1d」� ��その組み合わせを表している。以降「第1の 組み合わせ」と呼ぶ)、第3の要素抵抗回路と� ��4の要素抵抗回路との並列回路(図中「n2gg||n2 dg」はその組み合わせを表している。以降「� ��2の組み合わせ」と呼ぶ)、及び第1の要素抵� ��回路と第5の要素抵抗回路との並列回路(図� �「n1g||p1g」はその組み合わせを表している。 特許文献4に記載の従来の終端回路に相当す� �ことから以降「従来の組み合わせ」と呼ぶ)� ��計3つを示している。

 各組み合わせでは、終端ノード電圧を0.05 -1.75[V]の範囲内で変化させた場合に、要素回� ��全体での抵抗値の変動幅が最小となること� ��条件にして、ゲート幅サイズWの最適化を行 っている。それにより図7では、最適化した� �素回路の組み合わせでの抵抗値の変化を示� �ている。

 図7中に表記の「β(n1d)/β(n1g)=1.68」及び「� �(n2dg)/β(n2gg)=1.65」はそれぞれ、第1の組み合� �せ及び第2の組み合わせで最適化した結果を� ��流利得係数βの比で表したものである。括� �内に表記した「n1d」や「n1g」は、組み合わ� �れた要素抵抗回路の種類を表している。例� �ば「β(n1d)/β(n1g)=1.68」は、第1の組み合わせ� �最適化を行った結果、第2の要素抵抗回路のN MOSトランジスタ21の電流利得係数βを第1の要� ��抵抗回路のNMOSトランジスタ21の電流利得係� ��βで割った値が1.68であったことを示してい� ��。

 図7中に表記の「W/L(p1g)/W/L(n1g)=3.15」は、� �ート幅サイズWを電流が流れる方向の長さで� ��るゲート長サイズLで割った値の比で、従来 の組み合わせにおける最適化の結果を表した ものである。具体的には、第5の要素抵抗回� �のW/Lの値と、第1の要素抵抗回路のW/Lの値と� ��比を示す。それにより、図7では、最適化を 行った結果、その比の値は3.15であったこと� �示している。

 図7に示すように、第1及び第2の組み合わ� ��は高電圧側、及び低電圧側の何れでも抵抗� ��(抵抗値比)の変動幅が従来の組み合わせよ� �も小さくなっている。また、抵抗値変動も� �従来の組み合わせより緩やかなものとなっ� �いる。低電圧側では、第2の組み合わせは第1 の組み合わせよりも抵抗値の変動幅がより小 さくなっている。それにより、第2の組み合� �せは3つの組み合わせのなかで抵抗値が最も� ��動しない特性となっている。高電圧側で第1 及び第2の組み合わせが従来の組み合わせよ� �も優れているのは、ダイオード接続の効果� �よるものである。低電圧側で第2の組み合わ� ��が他の組み合わせよりも優れているのは、� ��スコード接続の効果によるものである。

 本実施形態による終端回路は、上述した� ��うな各要素抵抗回路の特性を考慮し、終端� ��ード電圧の変化に伴う抵抗値の変化がより� ��さくなるように要素抵抗回路を組み合わせ� ��ものである。それにより、伝送線路での整� ��状態の悪化をより低く抑えられるようにし� ��いる。以降は、終端回路について詳細に説� ��する。

 図8は、本実施形態による終端回路の適用 例を示す図である。図8の適用例は、2つの伝� ��線路81及び82により接続されたコントローラ 60とメモリ70の2つの半導体装置に、本実施形� ��による終端回路64及び74をそれぞれ採用した 場合の例である。コントローラ60はメモリ70� �アクセスするためのものである。

 伝送線路81はメモリ70から出力された信号 専用の伝送線路であり、伝送線路82はメモリ7 0に入力する信号専用の伝送線路である。こ� �ため、伝送線路81にはコントローラ60側にの� ��終端回路64が接続されている。もう一つの� �送線路82にはメモリ70側にのみ終端回路74が� �続されている。

 コントローラ60は、終端回路64の他に、コ ントローラ本体61、伝送線路81を介して送信� �れる信号を受信するためのレシーバ回路62、 及び伝送線路82上に信号を出力するためのド� ��イバ回路63を備えている。それらは例えば� �ンチップ上に実装されている。メモリ70は、 終端回路74の他に、メモリ本体71、伝送線路81 上に信号を出力するためのドライバ回路72、� ��び伝送線路82を介して送信される信号を受� �するためのレシーバ回路73を備えている。そ れらも例えばワンチップ上に実装されている 。本実施形態による終端回路を適用する半導 体装置、つまり本実施形態による半導体装置 は、コントローラ60及びメモリ70以外の種類� �あっても良い。本実施形態による電子機器� �、本実施形態による終端回路を搭載した半� �体装置を用いることで実現される。

 図9Aは、本実施形態による終端回路の構� �を示す図である。終端回路64及び74は基本的� ��同じ構成であるため、ここでは便宜的に、� ��ントローラ60に実装(搭載)された終端回路64� ��のみ注目して説明する。

 終端回路64には、図8に示す伝送線路81の� �ルアップ側、及びプルダウン側の両方に抵� �回路を配置したテブナン終端方式を採用し� �いる。しかし、抵抗回路の構成はそれが配� �される側に応じて異ならせる必要はないた� �、図9Aではプルダウン側の抵抗回路のみ示し ている。終端回路64に採用する終端方式は、� ��ブナン終端方式にのみ限定されるわけでは� ��く、別の終端方式を採用しても良い。

 終端回路64のプルダウン側の抵抗回路は� �主抵抗回路91と、補償抵抗回路92とを並列に� ��続した構成である。主抵抗回路91は、終端� �路64が接続された伝送線路81上のノード(以降 「接続ノード」)96の電圧(印加電圧)が大きく� ��るほど抵抗値が大きくなる正特性を有する� ��素抵抗回路である。補償抵抗回路92は、印� �電圧が大きくなるほど抵抗値が小さくなる� �特性を有する要素抵抗回路である。

 接続ノード96には、例えばプルダウン側� �及びプルアップ側それぞれに可変抵抗が接� �されている。それにより図9Aは、終端回路64( 及び74)の特徴的な部分のみを示すものとなっ ている。

 図2A~図2Eに示す第1~第5の要素抵抗回路に� �いて、第1及び第3の要素抵抗回路が正特性を 有している。第1及び第3の2つの要素抵抗回路 では、抵抗値の変動幅は第3の要素抵抗回路� �ほうがより小さい。このため、終端回路64の 主抵抗回路91には第3の要素抵抗回路を採用し ている。

 主抵抗回路91は、NMOSトランジスタ91a及び9 1bをカスコード接続して構成されている。NMOS トランジスタ91aでは、ドレインが接続ノード 96、ソースがNMOSトランジスタ91bのドレイン、 ゲートがセレクト信号線97にそれぞれ接続さ� ��ている。NMOSトランジスタ91bでは、ソースが グランドに接続され、ゲートには電源電圧が 常に印加されている。終端回路64は、セレク� ��信号線97に出力される信号がHレベルとなる� ��とでアクティブ状態となる。

 図2A~図2Eに示す第1~第5の要素抵抗回路に� �いて、第2、第4及び第5の要素抵抗回路が負� �性を有している。第2、第4及び第5の3つの要� ��抵抗回路では、上述したように、第5の要素 抵抗回路は第3の要素抵抗回路が有する正特� �との対称性が他の要素抵抗回路よりも明ら� �に劣っている。このため、終端回路64の補償 抵抗回路92には、第2或いは第4の要素抵抗回� �を採用している。

 図9Aでは、補償抵抗回路92として、3つの� �素抵抗回路93~95を示している。要素抵抗回路 93~95は補償抵抗回路92として採用可能な候補� �あり、実際にはそのなかの一つが補償抵抗� �路92となる。それにより、本実施形態による 終端回路は、主抵抗回路91と並列に、要素抵� ��回路93~95のうちの一つを補償抵抗回路92とし て接続させた構成である。要素抵抗回路93~95� ��なかから要素抵抗回路94を採用した場合に� �、終端回路は図9Bに示すようなものとなる。

 要素抵抗回路93は、第2の要素抵抗回路に� ��当し、残りの要素抵抗回路94及び95は共に第 4の要素抵抗回路に相当する。それら要素抵� �回路93~95は以下の構成である。

 要素抵抗回路93は、1つのPMOSトランジスタ 93a、及び3つのNMOSトランジスタ93b~93dにより構 成されている。PMOSトランジスタ93aのソース� �びNMOSトランジスタ93bのドレインはそれぞれ� ��続ノード96に接続され、PMOSトランジスタ93a� ��ドレイン及びNMOSトランジスタ93bのソースは NMOSトランジスタ93cのドレインと接続され、� �ランジスタ93cのソースはグランドと接続さ� �ている。NMOSトランジスタ93dは、ドレインは� ��続ノード96、ソースはグランド、ゲートはNM OSトランジスタ93cのドレインと接続されてい� ��。

 PMOSトランジスタ93a及びNMOSトランジスタ93 cの各ゲートは、インバータ98を介してセレク ト信号線97と接続されている。NMOSトランジス タ93bのゲートはセレクト信号線97と接続され� ��いる。それにより、要素抵抗回路93がアク� �ィブの状態では、接続ノード96からPMOSトラ� �ジスタ93a及びNMOSトランジスタ93bを流れた電� ��はNMOSトランジスタ93dのゲートに全て供給さ れる結果、NMOSトランジスタ93dはダイオード� �続される。

 NMOSトランジスタ93dのゲートには、2つの� �類の異なるトランジスタ93a及び93bを並列に� �続している。これは、トランジスタ93a及び93 bの合成抵抗値をより小さくさせると共に、� �素抵抗回路93の印加電圧、つまり接続ノード 96の電圧の変化に伴う合成抵抗値の変動幅も� ��り小さくさせるためである。それにより、� ��り良好な形でのダイオード接続を実現させ� ��いる。

 要素抵抗回路94は、2つのNMOSトランジスタ 94a及び94bをカスコード接続させた構成である 。NMOSトランジスタ94aでは、ドレイン及びゲ� �トを接続ノード96に接続させることでダイオ ード接続が実現されている。NMOSトランジス� �94bは、そのドレインはNMOSトランジスタ94aの� ��ース、そのソースはグランド、そのゲート� ��セレクト信号線97に接続されている。

 要素抵抗回路95は、2つのPMOSトランジスタ 95a及び95bをカスコード接続させることで実現 させた要素抵抗回路である。PMOSトランジス� �95aでは、ソースを接続ノード96、ゲートをグ ランドにそれぞれ接続させることでダイオー ド接続が実現されている。PMOSトランジスタ95 bは、そのドレインはグランド、そのソース� �PMOSトランジスタ95aのドレイン、そのゲート� ��インバータ98を介してセレクト信号線97に接 続されている。

 上記のような構成の要素抵抗回路93~95は� �ダイオード接続の効果により、高電圧側で� �抵抗値の変化をより抑えることができる。� �電圧側では、主抵抗回路91でのトランジスタ のカスコード接続の効果により、抵抗値の変 化がより抑えられる。これらのことから、特 許文献4に記載の従来の終端回路と比較する� �、低電圧側、及び高電圧側ともに、抵抗値� �変化はより小さくなるように抑制される。� �れにより、幅広い電圧領域で整合状態は良� �に維持される。

 なお、高電圧側での抵抗値の変化のみを� ��り抑えれば良い場合には、主抵抗回路91に� �1の要素抵抗回路(図2A)を採用しても良い。逆 に、低電圧側での抵抗値の変化のみをより抑 えれば良い場合には、補償抵抗回路92として� ��5の要素抵抗回路(図2E)を採用しても良い。� �のようにしても、特許文献4に記載の従来の� ��端回路と比較すると、抵抗値の変動幅はよ� ��小さくすることができ、整合状態はより良� ��に維持される。

 主抵抗回路91、及び要素抵抗回路93~95は、 図10に示すように、抵抗(抵抗素子)を併用し� �ものであっても良い。つまり、図10に示すよ うに、主抵抗回路91では抵抗91cをNMOSトランジ スタ91aと接続ノード96間に配置しても良い。� ��様に、要素抵抗回路93~95ではそれぞれ抵抗93 e、94c及び95cを介してMOSトランジスタ93d、94a� �び95aを接続ノート96と接続させても良い。

 抵抗93e、94c及び95cの挿入に合わせて、要素� ��抗回路93及び94では、以下のような変形を加 えても良い。
 要素抵抗回路93では、ノードA~B間の接続を� �除し、図示点線で示すようにノードBをノー� ��Cと接続させても良い。つまり抵抗93eを介し て各MOSトランジスタ93a及び93bを接続ノード96� ��接続させても良い。要素抵抗回路94でも同� �に、ノードD~E間の接続を解除し、図示点線� �示すようにノードEをノードFと接続させるこ とにより、抵抗94cを介してNMOSトランジスタ94 aのゲートに接続ノード96からの電流を供給す るようにしても良い。

 主抵抗回路91、及び補償抵抗回路92は、そ れぞれ複数、並列に接続しても良い。主抵抗 回路91側では、図11に示すように、同一条件� �でドレイン-ソース間の抵抗値(オン抵抗値)� �同じ、或いは異なるNMOSトランジスタ91a及び9 1bを用いて構成した複数の主抵抗回路91を用� �し、必要とされる抵抗値に応じて、それら� �なかでMOSトランジスタ91aのゲートに電流(デ� ��タル信号digital)を供給すべき主抵抗回路91を 選択するようにしても良い。これは、補償抵 抗回路92側でも同様である。その図11は、主� �抗回路91として、計n+1個の主抵抗回路91-0~91-n を用意し、それらに別個に供給するデジタル 信号(セレクト信号)digital[0]~[n]によりアクテ� �ブにするものを選択する場合の構成例であ� �。