以下に図面を参照して本発明のバイポーラ� ��ルス電源Eを説明する。図1に示すように、� �イポーラパルス電源Eは、例えばスパッタリ� ��グ装置内の処理基板に対向させて配置され� ��プラズマPに接触する電極である一対のター ゲットT1、T2に対し、所定の周波数でバイポ� �ラパルス状に電力供給(出力)するために用い られる。バイポーラパルス電源Eは、直流電� �の供給を可能とする直流電力供給部1と、各� ��ーゲットT1、T2への出力を制御する発振部2� �から構成される。出力電圧の波形は、略方� �波や略正弦波であってもよい。

 直流電力供給部1は、その作動を制御する第 1のCPU回路11と、商用の交流電力(3相AC200V又は4 00V)が入力される入力部12と、入力された交流 電力を整流して直流電力に変換する6個のダ� �オード13aからなる整流回路13とを有し、正負 の直流電力ライン14a、14bを介して直流電力を 発振部2に出力する。また、直流電力供給部1� ��は、直流電力ライン14a、14b間に設けたスイ� ��チングトランジスタ15と、第1のCPU回路11に� �信自在に接続され、スイッチングトランジ� �タ15のオン、オフを制御する出力発振用のド ライバー回路16とが設けられている。直流電� ��ライン14a、14b間には、その電流、電圧を検� ��する検出回路17aが接続され、検出回路17aで� ��出された電流、電圧は、AD変換回路17bを介� �て第1のCPU回路11に入力されるようになって� �る。

 発振部2には、第1のCPU回路11に通信自在に接 続された第2のCPU回路21と、正負の直流電力ラ イン14a、14b間に接続された4個の第1乃至第4の スイッチングトランジスタSW1乃至SW4からなる ブリッジ回路22と、第2のCPU回路21に通信自在� ��接続され、各スイッチングトランジスタSW1� ��至SW4のオン、オフの切換を制御する出力発� ��用のドライバー回路23とが設けられている� �

 そして、出力発振用のドライバー回路23に� �って、例えば第1及び第4のスイッチングトラ ンジスタSW1、SW4と、第2及び第3のスイッチン� ��トランジスタSW2、SW3とのオン、オフのタイ� ��ングが反転するように各スイッチングトラ� ��ジスタSW1乃至SW4の切換えを制御すると、ブ� ��ッジ回路22からの出力ライン24a、24bを介し� �一対のターゲットT1、T2にバイポーラパルス� ��に出力される。出力ライン24a、24bには、一� ��のターゲットT1、T2への出力電流及び出力電 圧を検出する検出回路25が接続され、この検� ��回路25で検出された出力電流及び出力電圧� �、AD変換回路26を介して第2のCPU回路21に入力� ��れるようになっている。

 ここで、上記構成のバイポーラパルス電源E において、直流電力供給部1から直流電力を� �力した状態で各スイッチングトランジスタSW 1乃至SW4を切換えたのでは、それらのスイッ� �ング損失が多大となるため、各スイッチン� �トランジスタSW1乃至SW4の耐久性が向上する� �うに構成する必要がある。そこで、直流電� �供給部1からの正負の直流出力ライン14a、14b� ��に、出力発振用のドライバー回路23によっ� �オン、オフの切換が制御される出力短絡用� �スイッチングトランジスタSW5を設け、出力� �絡用のスイッチトランジスタSW5の短絡状態(� ��ーゲットT1、T2への出力が遮断される状態)� �、ブリッジ回路22の各スイッチングトランジ スタSW1乃至SW4の切換えを行うように構成して いる。

 つまり、図2に示すように、一対のターゲッ トT1、T2にバイポーラパルス状に出力する場� �、スイッチングトランジスタSW5の短絡状態(� ��ン)で、例えば第1及び第4のスイッチングト� ��ンジスタSW1、SW4をオンし、その後、スイッ� ��ングトランジスタSW5の短絡を解除(オフ)し� �一方のターゲットT1に出力する(ターゲットT1 に負の電位が印加される)。次いで、スイッ� �ングトランジスタSW5を再度短絡し、第1及び� ��4のスイッチングトランジスタSW1、SW4をオフ すると共に、第2及び第3のスイッチングトラ� ��ジスタSW2、SW3をオンし、その後、スイッチ� ��グトランジスタSW5をオフして他方のターゲ� ��トT2に出力する(ターゲットT2に負の電位が� �加される)。

 そして、各スイッチングトランジスタSW1乃� ��SW4のオン、オフのタイミングが反転する上� ��制御を繰り返すことで、一対のターゲットT 1、T2の間に所定の周波数でバイポーラパルス 状に出力される。その際、所定圧力に保持さ れた装置内にArなどのスパッタガスを導入し� ��状態で、所定の周波数で交互に極性をかえ� ��電力投入される一対のターゲットT1、T2がア ノード電極、カソード電極に交互に切換わり 、アノード電極及びカソード電極間にグロー 放電を生じさせてプラズマ雰囲気が形成され 、各ターゲットT1、T2がスパッタリングされ� �。

 これにより、ターゲットT1、T2への出力する 際に発生するスイッチング損失は、スイッチ ングトランジスタSW5でのみ発生し、各スイッ チングトランジスタSW1乃至SW4にはスイッチン グ損失が殆ど発生しない。その結果、高機能 のスイッチング素子を用いることなく、高い 耐久性を達成でき、しかも、4個のスイッチ� �グ素子でスイッチング損失が発生する場合� �ような十分な放熱機構が不要になり、低コ� �ト化が図れる。

 ここで、直流電力供給部1からの出力が定電 圧特性であると、インダクタンス成分より容 量成分(キャパシタンス)成分が支配的になる� ��このように容量成分(キャパシタンス)成分� �支配的であると、アーク放電発生時にプラ� �マ負荷側のインピーダンスが小さくなるこ� �で、出力とプラズマ負荷とが結合されて容� �成分から急激に出力側に放出される。この� �め、検出手段によるアーク放電の検出から� �極への出力遮断までの時間内で大きなアー� �電流が流れる。その結果、一度の処理でア� �ク放電を消弧できないと、マイクロアーク� �理を行う毎にアーク電流値が高くなり(放出� ��れるアークエネルギが大きくなる)、スプラ ッシュやパーティクルが発生し易くなる(図3� ��照)。

 そこで、負の直流出力ライン14bに、プラズ� ��のインダクタンス成分より大きいインダク� ��ンス値を有するインダクタ28を設けること� �した(図1参照)。ここで、マイクロアーク処� �時の電流上昇率が、定常電流値の200%より小� ��く、より好ましくは、150%以下に制限する場 合、アーク放電発生時の出力電流上昇率(δi)� ��、インダクタ28のインダクタンス値をL、タ� ��ゲットT1、T2への出力電圧をV及び電流変化� �間δtとすると、δi=δt・V/Lで算出される。そ� ��際、一対のターゲットT1、T2への出力電圧を 500V、出力電流を100Aとし、マイクロアーク処� ��(出力遮断)時間を200μSとし、過電流を検出� �て出力を遮断するまでの電流上昇率を150%に� ��るには、δiは50Aとなる。このような場合に� ��2mHのインダクタンス値を持つインダクタ28� �負の直流出力ライン14bに接続すればよい。� �、本実施の形態では、負の直流出力ライン14 bに所定値のインダクタ28を設けることとした が、インダクタ28の接続位置はこれに限定さ� ��るものではなく、正の直流出力ライン14aま� ��は正負の両直流出力ライン14a、14bにそれぞ� ��設けてもよい。

 上記のように、例えば2mHの値を持つインダ� ��タ28を設けた場合、ブリッジ回路22の各スイ ッチング素子SW1乃至SW4を所定の周波数(例え� �、5kHz)で切換えるときに通常の放電電圧Vcよ� ��高い電圧Vaが発生する(図4(a)参照)。つまり� �プラズマPにインダクタンス成分が発生し、� ��対のターゲットT1、T2への出力を交互に切り 換える毎(極性反転時)に過電圧が生じる。こ� ��ように過電圧が生じると、アーク放電を誘� ��する虞がある。なお、図4では、一方のター ゲットT1での出力電圧及び出力電流の変化の� ��を示している。

 そこで、直流電力供給部1からの正負の直流 出力ライン14a、14bに、上記インダクタ28及び� ��該インダクタ28に並列接続された他のスイ� �チング素子SW6とを備える出力特性切換回路� �設けることとした(図1参照)。スイッチング� �子SW6は、FETなど公知の構造を有するもので� �り、ドライバー回路23によってオン、オフの 切換が制御される。また、過電圧を防止する 際に、スイッチング素子SW6を保護するため当 該スイッチング素子SW6に直列に例えば数ω~数 百ωの抵抗値を有する抵抗(図示せず)を接続� �た構成を採用してもよい。

 そして、スイッチングトランジスタSW5の短� ��状態(オン)で、例えば第1及び第4のスイッチ ングトランジスタSW1、SW4をオンし、その後、 スイッチングトランジスタSW5の短絡を解除(� �フ)して一方のターゲットT1に出力する場合� �、スイッチング素子SW6を一定期間オンする� �とでインダクタ28を短絡する。次に、スイッ チングトランジスタSW5を再度短絡し、第1及� �第4のスイッチングトランジスタSW1、SW4をオ� ��すると共に、第2及び第3のスイッチングト� �ンジスタSW2、SW3をオンし、その後、スイッ� �ングトランジスタSW5をオフした後にも、ス� �ッチング素子SW6を一定期間オンすることで� �ンダクタ28を短絡する(図2参照)。尚、スイッ チング素子SW6の切換のタイミング(スイッチ� �グ素子SW6をオンさせる時間)、プラズマの発� ��空間の容積(即ち、プラズマのインピーダン ス)に応じて適宜設定することができ、また� �後述するマイクロアーク処理時には、アー� �放電の発生時の電流上昇率が制限されるよ� �にスイッチング素子SW6がオフに制御される� �

 このように極性反転時にスイッチング素子S W6を作動させてインダクタ28を所定時間だけ� �絡することで、インダクタ28が短絡されてい る間、ターゲットT1、T2への出力が定電圧特� �となり、出力電流Icが徐々に増加する(つま� �、出力電流は0Aから始まるランプ出力となる )。そして、スイッチング素子SW6をオフに戻� �と、定電流特性となり、各ターゲットT1、T2� ��の極性反転時に過電圧が生じることが防止� ��れ、過電流に起因したアーク放電の発生を� ��制がされる(図4(b)参照)。

 次に、本発明のバイポーラパルス電源にお� ��るアーク処理について説明する。即ち、上� ��のようなグロー放電中では、何らかの原因� ��よりアーク放電が発生する場合があり、ア� ��ク放電が発生すると、プラズマ負荷側のイ� ��ピーダンスが急激に小さくなるため、急激� ��電圧低下が起こり、それに伴って電流が増� ��する。このことから、検出回路25で検出さ� �た出力電流及び出力電圧が入力されるアー� �検出制御回路27を第2のCPU回路21に通信自在に 設けた(図1参照)。そして、ターゲットT1、T2� �の出力が定電圧特性のときには出力電流が� �定の範囲を超えて変化すると、また、ター� �ットT1、T2への出力が定電流特性を有してい� ��場合には出力電圧が規定電圧より一定の範� ��を超えて変化すると、アーク放電の前段現� ��(マイクロアーク)として捉え、その消弧処� �を行うことでアーク電流の大きなアーク放� �の発生を抑制する。

 図5及び図6を参照して説明すれば、検出回� �25で検出した出力電流Iaが、定常出力電流値I cを超えたとき、または、出力電圧が規定電� �より小さくなったときに(図示せず)、アーク 検出制御回路27によってアーク放電発生の前� ��現状として捕え、第2のCPU回路21及びアーク� ��出制御回路27を介して出力発振用のドライ� �ー回路23によって出力短絡用のスイッチング トランジスタSW5が短絡(オン)される。このと� ��、直流出力ライン14bにインダクタ28を設け� �いることで、直流電源供給部1からの出力が� ��電流特性となり、アーク放電の発生時の電� ��上昇率が制限される。出力短絡用のスイッ� ��ングトランジスタSW5が短絡(オン)されたと� �、ブリッジ回路22の各スイッチングトランジ スタSW1乃至SW4は、いずれか一方のターゲット T1、T2への出力状態に保持されているが、ス� �ッチングトランジスタSW0が短絡されること� �ターゲットT1、T2への出力が遮断される(マイ クロアーク処理)。

 次いで、所定時間経過後(数μS~数mS)に、出� �短絡用のスイッチングトランジスタSW5の短� �を解除(オフ)し、各スイッチングトランジス タSW1乃至SW4の作動状態に応じていずれか一方 のターゲットT1、T2への出力を再開する。こ� �とき、スイッチング素子SW6を一定期間オン� �ることでインダクタ28が短絡され、上記同様 に、インダクタ28が短絡されている間、ター� ��ットT1、T2への出力が定電圧特性となり、一 方のターゲットT1、T2への出力再開時に、過� �圧が生じることが防止される。そして、ア� �ク検出制御回路27によって出力電流Vaが定常� ��力電流値Vcを超えているか、または、出力� �圧が規定電圧より小さくなっているかを判� �し、定常出力電流値Vcを未だ超えているか、 または、出力電圧が規定電圧より小さい場合 に、出力発振用ドライバー回路23によって出� ��短絡用のスイッチングトランジスタSW5を再� ��短絡する。

 この一連のマイクロアーク処理を複数回繰� ��返しても出力電流Iaが定常出力電流値Icを超 えた状態のままであるか、または、出力電流 Iaが予め設定された所定値を超えると、スプ� ��ッシュやパーティクルの発生を誘発するア� ��ク放電が発生すると判断し、第1のCPU回路11� ��らの制御によってスイッチングトランジス� ��15をオフし、直流電力供給部1からの出力を� ��止する(ハードアーク処理)。この処理の間� �も、アーク電流値は、定常電流値の200%より� ��さく保持されることと(図6参照)、出力中の2 個のスイッチングトランジスタSW1乃至SW4を切 換えてアーク放電の消弧処理を行う場合より 、応答性よくその出力遮断の制御ができるこ ととが相俟って、放出されるアークエネルギ が小さくして、スプラッシュやパーティクル の発生を効果的に抑制できる。この処理の間 、ブリッジ回路22の各スイッチングトランジ� ��タSW1乃至SW4にはスイッチング損失が殆ど発� ��しないため、その耐久性を一層向上できる� ��

 なお、本実施の形態では、バイポーラパル� ��電源Eにより電極たるターゲットT1、T2に出� �(マイクロアーク処理の際に出力を再開する� ��合を含む)する際に、その当初は前記各電極 への出力が定電圧特性を有し、その後に前記 各電極への出力が定電流特性を有するように 切り換える出力特性切換回路として、インダ クタ28及びスイッチング素子SW6を設けたもの� ��例に説明したがこれに限定されるものでは� ��い。

 例えば、FET等のスイッチング素子に代えて� ��過電圧発生時にインダクタ28を短絡するダ� �オード(図示せず)をインダクタ28に並列接続� ��て出力特性切換回路とする構成を採用でき� ��。これにより、簡単な構成で出力特性切換� ��路を実現でき、その上、スイッチング素子� ��用いた場合のような制御が不要になってよ� ��。この場合、直流電力供給部1からの正負の 直流出力ライン14a、14bに接続されたキャパシ タCと、インダクタ28に並列であって相互に直 列接続されたダイオードD及び抵抗Rとから構� ��される出力クランプ回路で出力特性切換回� ��としてもよい。キュパシタCとしては、5~20μ Fのものが用いられ、抵抗Rとしては、数ω~10ω の範囲のものを用いればよい。

 次に、図7及び図8を参照して、本発明のバ� �ポーラパルス電源Eを複数台並列接続してな� ��電源装置について説明する。ESは、本発明� �電源装置であり、この電源装置ESは、例えば 次の構成を有するマグネトロンスパッタリン グ装置(以下、「スパッタ装置」という)3に用 いられている。

 スパッタ装置3は、ロータリーポンプ、ター ボ分子ポンプなどの真空排気手段(図示せず)� ��介して所定の真空圧(例えば、10 ^-5 Pa)に保持できる真空チャンバ31を有し、スパ� ��タ室(処理室)32を構成する。真空チャンバ31� ��上部には、例えばFPD製造の際に用いられる� ��面積の処理基板Sを電位的にフローティング 状態で保持する基板ホルダー33が設けられて� ��る。真空チャンバ31にはまた、プロセスガ� �をスパッタ室32内に導入するガス導入管(図� �せず)が設けられ、Ar等の希ガスからなるス� �ッタガスや反応性スパッタにより所定の薄� �を形成する場合に処理基板S表面に形成しよ� ��とする薄膜の組成に応じて適宜選択されるO ₂ 、N ₂ やH ₂ Oなどの反応性ガスとが処理室32に導入できる 。

 スパッタ室32には、処理基板Sに対向させて� ��複数枚(本実施の形態では8枚)のターゲット4 1a乃至41hが等間隔で並設されている。各ター� ��ット41a乃至41hは、Al、Ti、Mo、インジウム及� ��錫の酸化物(ITO)やインジウム及び錫の合金� �ど、処理基板S表面に形成しようとする薄膜� ��組成に応じて公知の方法で作製され、例え� ��略直方体(上面視において長方形)など同形� �に形成されている。

 各ターゲット41a乃至41hは、スパッタ中、タ� ��ゲット41a乃至41hを冷却するバッキングプレ� ��トに、インジウムやスズなどのボンディン� ��材を介して接合されている。各ターゲット4 1a乃至41hは、未使用時のスパッタ面が処理基� ��Sに平行な同一平面上に位置するように、絶 縁部材を介して真空チャンバ31に設けられる� ��また、ターゲット41a乃至41hの後方(スパッタ 面と背向する側)には、公知の構造を有する� �石組立体(図示せず)が配置され、各ターゲッ ト41a乃至41hの前方(スパッタ面)側で電離した� ��子及びスパッタリングによって生じた二次� ��子を捕捉することで、各ターゲット41a乃至4 1h前方での電子密度を高くしてプラズマ密度� ��高まり、スパッタレートを高くできる。

 各ターゲット41a乃至41hは、隣り合う2枚で一 対のターゲット(41aと41b、41cと41d、41eと41f、41 gと41h)を構成し、一対のターゲット41a乃至41h� ��に割当てて上記実施の形態のパイポーラパ� ��ス電源E1乃至E4が設けられ、パイポーラパル ス電源E1乃至E4からの出力ライン24a、24bが各� �対のターゲット41a、41b(41c及び41d、41e及び41f� ��41g及び41h)に接続されている。これにより、 パイポーラパルス電源E1乃至E4によって、各� �対のターゲット41a乃至41hに対し交互に極性� �バイポーラパルス状の電力供給が可能にな� �。

 本実施の形態では、安定してターゲット41a� ��至41hの前方にプラズマを生成するために、� ��互に隣接するターゲット41a乃至41hの極性が� ��互に反転するように、各パイポーラパルス� ��源E1乃至E4を同期させて電力供給される(図5� ��照)。この同期運転のために、各パイポーラ パルス電源E1乃至E4の第2のCPU回路21に通信自� �に接続されたCPUからなる統括制御手段5が設� ��られている。

 そして、各バイポーラパルス電源E1乃至E4の 出力短絡用のスイッチングトランジスタSW5の 短絡状態で、各バイポーラパルス電源E1乃至E 4毎に、第1及び第4のスイッチングトランジス タSW1、SW4と、第2及び第3のスイッチングトラ� ��ジスタSW2、SW3とのオン、オフのタイミング� ��反転すると共に、相互に隣合うターゲット4 1a乃至41hへの極性が反転するように各スイッ� ��ングトランジスタSW1乃至SW4を作動させた後� ��統括制御手段5からの出力でスイッチングト ランジスタSW5の短絡が解除され、一対のター ゲットのうち各一方のもの41a、41c、41e、41gに 出力する。

 次いで、統括制御手段5からの出力で各バイ ポーラパルス電源E1乃至E4の出力短絡用のス� �ッチングトランジスタSW5を短絡し、各スイ� �チングトランジスタSW1乃至SW4を切換えた後� �、統括制御手段からの出力でスイッチング� �ランジスタSW5の短絡が解除し、他方の各タ� �ゲット41b、41d、41f、41hに出力する。そして� �上記制御を繰り返すことで、各ターゲット41 a乃至41hに所定の周波数でバイポーラパルス� �に電力供給されて同期運転される。

 この同期運転の際、統括制御手段5によって 各バイポーラパルス電源E1乃至E4の出力短絡� �のスイッチング素子SW5のオン、オフの切換� �のタイミングのみを同期させれば良いため� �各バイポーラパルス電源E1乃至E4のスイッチ� ��グ素子SW1乃至SW4を十分な余裕を持って作動� ��せることができ、各バイポーラパルス電源� ��スイッチング素子や制御回路に個体差があ� ��ても、その同期運転は容易である。

 また、各バイポーラパルス電源E1乃至E4は、 スパッタリング中に、いずれか1個のバイポ� �ラパルス電源において検出回路25で検出した 出力電流Iaが、定常出力電流値Icを超えたと� �、そのバイポーラパルス電源のアーク検出� �御回路23による出力短絡用のスイッチングト ランジスタSW5の切換えで上述したマイクロア ーク処理を行うように構成されている。

 いずれか1個のバイポーラパルス電源でマイ クロアーク処理を行う際、このバイポーラパ ルス電源からの出力ケーブル24a、24bが接続さ れた一対のターゲットと、この一対のターゲ ットに隣合う他のバイポーラパルス電源から の出力ケーブル24a、24bが接続された他のター ゲットとの電位が相互に一致していると、ア ーク放電を消弧し易くできる。

 本実施の形態では、いずれか1個のバイポー ラパルス電源E1乃至E4においてマイクロアー� �処理を開始したとき、それが統括制御手段5� ��介して、隣合うターゲットに出力している� ��イポーラパルス電源の第2のCPU回路21にそれ� ��出力される。この場合、その第2のCPU回路21� ��介して、出力発振用のドライバー回路23に� �って出力短絡用のスイッチングトランジス� �SW5が一旦短絡され、各スイッチングトラン� �スタSW1乃至SW4の作動状態に応じて、電位が� �互に一致するように各スイッチングトラン� �スタSW1乃至SW4の作動のタイミングが変更さ� �、出力短絡用のスイッチングトランジスタSW 5の短絡が解除され、ターゲットに出力され� �ようにしている。

 尚、本実施の形態では、各パイポーラパル� ��電源E1乃至E4を同期運転するため統括制御手 段を設けたものについて説明したが、いずれ か1個の第2のCPU回路21を統括制御手段として� �成し(マスター電源)、この統括制御手段の出 力によって、他のパイポーラパルス電源E2乃� ��E4(スレーブ電源)の作動が制御されるように してもよい。また、上記のものでは、一つの パイポーラパルス電源E1乃至E4で一対のター� �ットに出力するものを例に説明したが、複� �台のパイポーラパルス電源E1乃至E4で一対の� ��ーゲットに出力するような場合にも本発明� ��適用できる。