Die vorliegende Erfindung betrifft ein Verfahren zur Steue- rung eines Ausgangs eines integrierten Schaltkreises während dessen Einschaltens sowie einen integrierten Schaltkreis mit mindestens einem Ausgang, wobei der integrierte Schaltkreis von einer Spannungsversorgung, die mittelbar oder unmittelbar ein Power-on-Signal liefern kann, mit Spannung versorgt wird, und wobei das Power-on-Signal an dem integrierten Schaltkreis über eine Power-on-Signalleitung gelegt wird.

Elektronische Baugruppen bestehen häufig aus einer Vielzahl von integrierten Schaltkreisen. Während des Einschaltens (Po- wer-on-Phase) der Baugruppe muss dabei gewährleistet werden, dass die verschiedenen Bausteine nicht gegeneinander arbei- ten. Dies bedeutet insbesondere, dass gewährleistet sein muss, dass miteinander verbundene Aus-und Eingänge verschie- dener integrierter Schaltkreise keine sich widersprechenden Potentiale haben dürfen. Das Verhalten der integrierten Schaltkreise in der Einschaltphase ist im allgemeinen aus den nachfolgend genannten Gründen nicht vorhersehbar : Die zur Takterzeugung häufig eingesetzten PLL-Schaltungen weisen während ihrer Einschwingzeit einen undefinierten Takt auf, daher liegt in der gesamten Baugruppe kein gültiges Taktsignal an.

Auch in den einzelnen integrierten Schaltkreisen kann die Takterzeugung instabil oder ungültig sein, insbesondere wenn

diese durch PLL-Schaltungen aus dem Baugruppentakt gewonnen werden.

Die synchrone Resetierung der abgetakteten Elemente, dies sind meist Flipflops, in den integrierten Schaltkreisen, die jeweils die einzelnen Ausgänge steuern, funktioniert ohne Taktsignal nicht.

Nur solche Flipflops, die asynchron durch die von dem integ- rierten Schaltkreis direkt stammende Reset-Leitung ohne da- zwischen liegende Taktschaltung im integrierten Schaltkreis, bzw. der Baugruppe resetiert werden, haben während dieser Phase eindeutige Werte. Aufgrund technischer Anforderung wie z. B. einem Synchronisationsreset muss der integrierte Schaltkreis synchron zurückgesetzt werden. Daher werden die asynchronen Reset/Preseteingänge der Flipflops nicht bedient.

Eine mögliche Lösung ist, die Flipflops synchron und asyn- chron zurückzusetzen. Dazu sind zwei Netze innerhalb des in- tegrierten Schaltkreises notwendig, mit denen die Flipflops synchron oder asynchron zurückgesetzt werden können. Die Flipflops müssten dazu jeweils mit asynchronem Reset-/Preset- Eingängen ausgestattet sein. Dies erfordert einen hohen schaltungstechnischen Aufwand innerhalb des integrierten Schaltkreises.

Das der vorliegenden Erfindung zugrunde liegende Problem ist es daher, den Schaltungsaufwand innerhalb des integrierten Schaltkreises zur Erzielung eines definierten Power-on- Verhaltens des Schaltkreises zu verringern.

Dieses Problem wird durch ein Verfahren nach Anspruch 14 so- wie einen integrierten Schaltkreis nach Anspruch 1 gelöst.

Bei dem erfindungsgemäßen Verfahren ist vorgesehen, dass der Ausgang bis zum Erreichen eines definierten Betriebszustands des integrierten Schaltkreises auf ein definiertes Potential gelegt wird. Diese Vorgehensweise erfordert nur das Beschal- ten sämtlicher Ausgänge ohne den gesamten Kern des integrier- ten Schaltkreises beschalten zu müssen. Unabhängig von der Größe des Schaltungskernes erfordert dieses Verfahren daher nur einen geringen schaltungstechnischen Aufwand.

In einer Ausgestaltung des Verfahrens ist vorgesehen, dass der definierte Zeitraum bis zum Erreichen eines definierten Betriebszustands des integrierten Schaltkreises reicht. Der definierte Betriebszustand kann so bestimmt werden, daß aus- gangsseitig gültige Signale anliegen.

In einer weiteren Ausgestaltung des Verfahrens ist vorgese- hen, dass innerhalb des Verfahrens ermittelt wird, wann der definierten Betriebszustands des integrierten Schaltkreises erreicht ist. Auf diese Weise kann auf eine Zeitschaltung, die bis zum Ablauf eines voreingestellten Zeitraumes den oder die Ausgänge auf ein definiertes Potential legt, verzichtet werden. Statt dessen wird der Zustand des integrierten Schaltkreises betrachtet und anhand messbarer Bedingungen das Erreichen dieses Zustandes bestimmt.

In einer weiteren Ausgestaltung des Verfahrens ist vorgese- hen, dass der definierte Betriebszustand erreicht ist, sobald der integrierte Schaltkreis initialisiert ist. In diesem Be- triebszustand ist der integrierte Schaltkreis betriebsbereit, daher sind auch die Ausgangssignale gültig.

In einer bevorzugten Ausführung des Verfahrens ist vorgese- hen, dass der Ausgang auf ein hochohmiges Potential gelegt

wird. Dieses mit High-Z bezeichnete Potential wirkt auf mit dem Ausgang verbundene Ein-/Ausgänge anderer Schaltkreise neutral, es verhindert eine unzulässige Ansteuerung des je- weiligen Einganges. Dies ist insbesondere von Belang bei bi- direktionalen Ein-/Ausgängen des anderen Schaltkreises.

Bei dem erfindungsgemäßen integrierten Schaltkreis ist vorge- sehen, dass eine Power-on-Initialisation vorhanden ist, die nach Anliegen des Power-on-Signals an der Power-on- Signalleitung den mindestens einen Ausgang für einen bestimm- ten Zeitraum auf ein definiertes Potential legen kann. Die erfindungsgemäße Ausgestaltung des integrierten Schaltkreises ermöglicht es, ohne schaltungstechnische Maßnahmen bezüglich des Verhaltens des gesamten Kerns des Schaltkreises treffen zu müssen, das Ausgangssignal während der Einschaltphase vor- zugeben. Die erfindungsgemäße Ausgestaltung bedarf nur der Ergänzung jedes Ausganges des integrierten Schaltkreises mit zusätzlichen Schaltungsmitteln, ohne Veränderungen am eigent- lichen Schaltungskern vornehmen zu müssen.

In einer bevorzugten Ausführungsform des integrierten Schalt- kreises ist vorgesehen, dass das definierte Potential hochoh- mig (High-Z) ist. Dieses Potential birgt das geringste Risiko sich widersprechender Ausgänge bei miteinander verbundenen Schaltkreisen. Alternativ könnte auch ein low oder high level angelegt werden.

In einer bevorzugten Ausführungsform des integrierten Schalt- kreises ist vorgesehen, dass der bestimmte Zeitraum den Zeit- raum umfasst, bis der integrierte Schaltkreis initialisiert ist. Die ausgänge des integrierten Schaltkreises sind erst danach gültig.

Vorzugsweise ist dabei vorgesehen, dass der bestimmte Zeit- raum den Zeitraum umfasst, während dem der Baugruppentaktge- ber keinen oder keinen stabilen Takt liefert (t < tpLLBG), des weiteren den Zeitraum, während dem die interne Takterzeugung keinen internen takt liefert (tpLLBG < t < trespond) des weite- ren die Lock-Zeit der internen Takterzeugung (respond < t < tpLLAsIC) sowie den Zeitabschnitt (tPLLAsIc < t < tASICUNIT) in dem Initialisierung des integrierten Schaltkreises 1 erfolgt.

Nach Ablauf dieser Phasen ist der integrierte Schaltkreis si- cher betriebsbereit.

In einer bevorzugten Ausführungsform des integrierten Schalt- kreises ist des weiteren vorgesehen, dass der Zeitpunkt, an dem der integrierte Schaltkreis (1) initialisiert ist, durch den integrierten Schaltkreis selbst ermittelt wird. Dieser zeitpunkt wird somit nicht durch einen Timer mit z. B. fest voreingestellter Zeit ermittelt, sondern durch schaltungsin- terne Bedingungen, die einen sicheren Rückschluss auf die Be- triebsbereitschaft des integrierten Schaltkreises erlauben.

In einer bevorzugten Ausführungsform des integrierten Schalt- kreises ist vorgesehen, dass dieser über mehrere Ausgänge verfügt. Mehrere Ausgänge ermöglichen die Übertragung mehre- rer unabhängiger Signale.

In einer bevorzugten Ausführungsform ist weiterhin vorgese- hen, dass der integrierte Schaltkreis von einem Baugruppen- taktgeber mit einem Taktsignal versorgt wird. Der von einem zentralen Baugruppentaktgeber bezogene Takt für mehrere in- tegrierte Schaltkreise ermöglicht eine synchrone Taktung der integrierten Schaltkreise.

Weiterhin kann vorgesehen sein, dass der integrierte Schalt- kreis über eine interne Takterzeugung verfügt, die das von dem Baugruppentaktgeber gelieferte Taktsignal vervielfältigen kann. Die Taktfrequenz des integrierten Schaltkreises kann auf diese Weise höher als der Baugruppentakt gewählt werden.

Weiterhin kann vorgesehen sein, dass der integrierte Schalt- kreis über eine Reset-Logik verfügt, die ein Zurücksetzen des integrierten Schaltkreises ermöglicht. Unabhängig vom Be- triebszustand und insbesondere nach dem Einschaltvorgang kann so der integrierte Schaltkreis zurückgesetzt werden, wobei der oder die Ausgänge auf ein hochohmiges Potential entspre- chend der Vorgehensweise bei dem Einschaltvorgang gelegt wer- den.

In einer bevorzugten Ausführungsform ist vorgesehen, dass der Ausgang über ein Output-Buffer gesteuert wird. Diese Maßnahme bewirkt eine galvanische Trennung des Schaltungskerns von mit dem Ausgang verbundenen Baugruppen.

In einer bevorzugten Ausführungsform ist vorgesehen, dass. der Output-Buffer von einem Flipflop angesteuert wird. Auf diese Weise wird das an den Ausgang weiterzuleitende Signal taktge- nau weitergegeben.

In der bevorzugten Ausführungsform ist weiterhin vorgesehen, dass der Flipflop ein Master-Slave-D-Flipflop ist. Bei dieser Ausgestaltung des Flipflops können keine unzulässigen Kombi- nationen von Signalen auftreten.

In der bevorzugten Ausführungsform ist weiterhin vorgesehen, dass zwischen dem Flipflop und dem Enable-Eingang des Output- Buffer ein ODER-Gatter angeordnet ist, dessen Ausgang mit dem

Enable-Eingang des Output-Buffers, dessen erster Eingang mit dem Ausgang Q des Flipflops und dessen zweiter Eingang mit der Power-On-Initialisation verbunden ist. Auf diese Weise wird das Ausgangssignal des Flipflops nur dann weitergelei- tet, wenn seitens der Power-On-Initialisation ein High-level an dem ODER-Gatter anliegt.

Im folgenden wird ein Ausführungsbeispiel der vorliegenden Erfindung anhand der beiliegenden Zeichnungen näher beschrie- ben. Dabei zeigt : Figur 1 ein Prinzipschaltbild ; Zunächst wird anhand Figur 1 der grundsätzliche Schaltungs- aufbau beschrieben. Ein integrierter Schaltkreis 1, dies kann beispielsweise ein sogenannter Application specific integra- ted circuit (ASIC) sein, wird über eine Spannungsversorgung 2 mit der für den Betrieb erforderlichen Spannung versorgt. Zu- sätzlich liefert die Spannungsversorgung 2 bei Anliegen der Versorgungsspannung ein Power-On-Signal auf einer Power-On- Signalleitung 3. Das Signal kann wie in der hier beschriebe- nen ausführungsform unmittelbar an den integrierten Schalt- kreis gelegt sein oder über weitere dazwischen liegende Bau- einheiten (z. B. Bausteine, Baugruppen), und damit mittelbar, an diesen gelegt sein. Der integrierte Schaltkreis 1 verfügt über mehrere Ausgänge 4, von denen hier nur einer dargestellt ist. Ein Baugruppen-Taktgeber 5 liefert über eine Taktleitung 6 das Taktsignal für den integrierten Schaltkreis 1. Der Bau- gruppentaktgeber 5 liefert zusätzlich ein Lock-Signal 7. Al- ternativ kann das Lock-Signal 7 entfallen, in diesem Fall wird das signal von einem internen Timer geliefert.

Der integrierte Schaltkreis 1 umfasst einen Schaltungskern, von dem im vorliegenden Ausführungsbeispiel nur der Ausgang eines Schaltungsblocks 8 dargestellt ist, der den Ausgang 4 steuert. Der integrierte Schaltkreis 1 verfügt zudem über ei- ne interne Takterzeugung 9, die beispielsweise als Phase- Lock-Loop (PLL)-Schaltung ausgeführt ist und den externen Takt der Taktleitung 6 vervielfältigt. Die interne Takterzeu- gung 9 kann entfallen wenn der Baugruppentakt unmittelbar ge- nutzt werden kann. Weiterhin verfügt der integrierte Schalt- kreis 1 über eine Power-On-Initialisation 10 sowie eine Re- set-Logik 11.

Die Ausgangsseite des Schaltungsblocks 8 ist ein D-Flipflop 12 das meist als Master-Slave-D-Flip realisiert ist. Dessen Takteingang C ist mit der internen Takterzeugung 9 verbunden, der Eingang D ist über ein UND-Gatter 13 zum einen mit der Reset-Logik 11, zum anderen mit der weiteren Logik des Cores verbunden. Der nicht invertierende Ausgang Q des D-Flipflops 12 ist über ein weiteres UND-Gatter 14, dessen zweiter Ein- gang mit der Initialisation 10 verbunden ist, mit einem Out- put Buffer 15 verbunden. Der Output Buffer 15 ist im Prinzip ein Trennverstärker mit einem invertierenden Eingang.

Im folgenden wird die Funktion der Schaltung beim Anschalten (Power-on-Phase) beschrieben. In diesem Fall liefert die Spannungsversorgung 2 ein Power-on-Signal auf der Power-on- Signalleitung 3, es liegt aber noch kein Takt an der Taktlei- tung 6 an. Sämtliche Schaltzustände im Schaltkreis 1 sind in diesem Moment undefiniert. Daher wird, wie im Folgenden be- schrieben wird, der Ausgang 4 auf ein definiertes hochohmiges Potential"High-ZB gelegtt so dass dieser für daran anschlie- ßende Baugruppen kein gefährliches Potential führt. Sobald in

dem invertierten Eingang des Output Buffers 15 ein Signal an- liegt, wird der Ausgang 4 auf das Potential"High-Z"gelegt.

Solange der mit der Power-on-Initialisation 10 verbundene Eingang des UND-Gatters 14 auf Low-Level liegt, liegt auch dessen Ausgang auf Low und durch den invertierenden Eingang des Output Buffers 15 dessen Ausgang 4 auf High-Z". Nach Ab- schluss der Power-On-Initialisierung des integrierten Schalt- kreises 1 wird der mit der Power-on-Initialisation 10 verbun- dene Eingang des UND-Gatters 14 auf"High"geschaltet, so dass der Zustand des Ausgangs 4 nur noch vom Zustand des Flipflops 12, beziehungsweise dessen Ausgang Q, abhängt.

Nachfolgend wird das Zeitverhalten der Power-on- Initialisation 10 näher beschrieben. Diese schaltet den Aus- gang 4 mittels des Output Buffers 15 erst dann von"High-Z", wenn die Initialisierung des gesamten Schaltkreises 1 abge- schlossen ist. Dieser Vorgang kann in vier Zeitabschnitte aufgeteilt werden : t tpLLBG : Es handelt sich hier um den Zeitraum, innerhalb dessen der Baugruppentaktgeber 5 keinen oder. keinen stabilen Takt liefert, zu dem aber bereits der integrierte Schaltkreis 1 mit Spannung versorgt ist. tPLLBG < t < trespond : Während dieser Zeit liegt das Power-on- Signal der Stromversorgung der Power-on-Signalleitung 3 an, zugleich liegt der Takt des Baugruppentaktgebers 5 an der Taktleitung 6 an. Die interne Takterzeugung 9 liefert jedoch noch keinen internen Takt. trespond < t < tPLLAsIc : Es handelt sich hier um die Lockzeit der externen Takterzeugung.

tPLLASIC < t < tAsIcuNIT : In diesem Zeitabschnitt erfolgt die Ini- tialisierung des integrierten Schaltkreises 1.

Während dieser vier Zeitabschnitte werden alle Ausgänge 4 des integrierten Schaltkreises 1 auf"High-Z"geschaltet und erst nach der Initialisierung freigegeben. So wird gewährleistet, dass der integrierte Schaltkreis 1 keine undefinierten und insbesondere keine aktiven Kegel austreibt. Low-oder High- Pegel werden mit Pull-ups beziehungsweise Pull-downs reali- siert. Das Signal, durch den der Ausgang 4 des integrierten Schaltkreises 1 auf"High-Z"geschaltet wird, ist bis respond identisch mit dem Power-on-Signal der Spannungsversorgung 2 und wird nachher durch die Power-on-Initialisation 10 für den Takt der internen Takterzeugung 9 um tPLLASIC + tASICINIT verlän- gert. Die nachfolgende Tabelle fasst die Zustände für den I- nitialisierungszeitraum zusammen. Zeitabschnitt t < tpLLBG tPLLBG trespond trespond + tPLLASIC < t < < t < tPLLA- Signal trespond SIC trespond + tPLLASIC + tASICINIT Pintakt invalid, invalid valid valid IC (1) Lock-Time Takt interne disabled disabled invalid valid Takterzeugung Lock-Time (9) Level Ausgang High-Z High-Z High-Z High-Z (4) Flipflop (12) undefined undefined undefined valid Clock kein Takt kein Takt invalid Clock valid Reset

Falls der integrierte Schaltkreis 1 über keine interne Takt- erzeugung 9 verfügt fällt die vierte Spalte (respond < t < tPLLASIC) weg.