Zur Erzeugung von exakten Frequenzsignalen werden im allgemeinen sogenannte PLL-Schaltungen (PLL : phase locked loops) verwendet. In einer PLL-Schaltung wird die Frequenz eines Frequenzoszillators so eingestellt, dass sie mit einer vorgegebenen Referenzfrequenz derart übereinstimmt, dass die Phasenverschiebung zwischen der Ausgangsfrequenz des Frequenzoszillators und der Referenzfrequenz stabil bzw. konstant bleibt. Prinzipiell kann zwischen analogen und digitalen PLL-Schaltungen unterschieden werden. Bei den digitalen PLL-Schaltungen, die im folgenden weiterbetrachtet werden, beschränkt sich die digitale Realisierung meist auf den Phasen-/Frequenzkomparator bzw. den optional realisierten Frequenzteiler.

Der Phasen-/Frequenz-Komparator hat die Aufgabe, die Frequenz eines Ausgangsfrequenzsignals eines Frequenz- oszillators in der PLL-Schaltungen mit der Frequenz eines vorgegebenen Referenzfrequenz-Signals zu vergleichen und bei einer Frequenzabweichung ein oder mehrere Stellsignale zu generieren, die die Frequenz des Ausgangsfrequenz- Signals des Frequenzoszillators in der PLL-Schaltung entsprechend nachregeln. Die digitale Realisierung eines Phasen-/Frequenz-Komparators erfolgt meist entweder durch ein EXOR-Gatter, ein flankengetriggertes JK-Flipflop oder einen Phasen-Frequenz-Detektor mittels flankengetriggerter D-Flip-Flop mit Rücksetzlogik.

Der Phasen-Frequenz-Detektor mittels flankengetriggerten D-Flip-Flops mit Rücksetzlogik ist eine weit verbreitete digitale Realisierungsvariante für Phasen-/Frequenz- Komparatoren, da sie die geringsten Anforderungen an die Eingangssignale stellt (das EXOR-Gatter erfordert symmetrische Eingangssignale, das flankengetriggerte JK- Flipflop Eingangssignale ohne Schwund (Fading)).

Beim Phasen-Frequenz-Detektor mittels flankengetriggerten Flip-Flops mit Rücksetzlogik besteht, wie z. B. aus Roland E. Best, "Phase Locked Loops", 3rd Edition, McGraw Hill, 1997, ISBN 0-07-006051-7, Seiten 91-101, bekannt, das Stellsignal zum Nachregeln der Frequenz des Frequenzoszillators aus zwei Signalen, einem ersten Signal zum Hochregeln der Frequenz des Frequenzoszillators im Falle einer positiven Frequenzabweichung zwischen Referenzfrequenz und Ausgangsfrequenz und einem zweiten Signal zum Herunterregeln der Frequenz des Frequenzoszillators im Falle einer negativen Frequenzabweichung zwischen Referenzfrequenz und Ausgangs- frequenz. Diese beiden Stellsignale werden jeweils von einem flankengetriggerten D-Flip-Flop erzeugt, die jeweils vom Referenzfrequenzsignal bzw. vom Ausgangsfrequenzsignal gesetzt werden. Aufgrund der möglichen Phasen-und Frequenzbeziehungen des Referenzfrequenzsignals zum Ausgangsfrequenzsignal existieren insgesamt vier mögliche Zustände der beiden D-Flipflop-Ausgänge (00, 01, 10, 11).

Da der letzte Zustand der beiden Flip-Flop-Ausgänge (11) nicht sinnvoll ist (gleichzeitiges Hoch-und Herunterregeln der Frequenz des Frequenzoszillators), werden bei Auftreten dieses Zustandes über eine Rücksetzlogik die beiden Flip-Flops zurückgesetzt. Hierzu wird im allgemeinen ein UND-Gatter verwendet, dessen Eingänge mit den Ausgängen der beiden Flip-Flops und dessen Ausgang mit den Rücksetz-Eingängen der beiden Flip- Flops verbunden sind.

Damit weist der Phasen-/Frequenz-Komparator eine asyn- chrone, rückgekoppelte Struktur auf, deren Betriebs-

verhalten folgendermaßen charakterisiert ist : Im Phasen- Frequenz-Detektor mit flankengetriggerten D-Flip-Flops und obiger Rücksetzlogik wird im Falle einer positiven Frequenzabweichung (Referenzfrequenz fsoll > Ausgangs- frequenz fist) im statistischen Mittel der Ausgang des mit dem Referenzfrequenz-Signal gesetzten Flip-Flops (Signal Stelloben) länger gesetzt als das mit dem Ausgangsfrequenzsignal gesetzte Flip-Flop (Signal : Stellunten). Im Falle einer negativen Frequenzabweichung (Referenzfrequenz fsoll < Ausgangsfrequenz fist) wird im statistischen Mittel der Ausgang des mit dem Ausgangs- frequenzsignal gesetzten Flip-Flops länger gesetzt als das mit dem Referenzfrequenzsignal gesetzte Flip-Flop. Diese Zusammenhänge sind für positive und negative Frequenz- abweichungen fsoll~fist sowie für positive und negative Phasenabweichungen <Psoll'9ist zwischen Referenzfrequenz- Signal und Ausgangsfrequenz-Signal in den Figuren 1A bis 1D dargestellt (zur Verdeutlichung werden in den Diagrammen extreme Frequenz-und Phasenabweichungen vorausgesetzt).

Wird ein derartiger digitaler Phasen-/Frequenz-Komparator mit programmierbaren Logikbausteinen (z. B. FPGAs, PALs, LCAs) realisiert, kann es zu folgenden Problemen kommen : Die beiden flankengetriggerten D-Flip-Flops werden unter Umständen nicht exakt gleichzeitig gelöscht. Unter- schiedliche Laufzeiten der Rücksetzsignale aufgrund unter- schiedlicher Leitungslängen von der Rücksetzlogik zu den Rücksetz-Eingängen der flankengetriggerten D-Flip-Flops sowie unterschiedliche Löschzeiten der beiden flanken- getriggerten D-Flip-Flops können die Ursache dafür sein.

Im Extremfall wird ein flankengetriggertes D-Flip-Flop gar nicht zurückgesetzt, da aufgrund deutlicher Laufzeit-und Löschzeitunterschiede das Rücksetz-Signal des noch nicht gelöschten flankengetriggerten D-Flip-Flops aufgrund des Rücksetzens des anderen flankengetriggerten D-Flip-Flops bereits vor Beendigung des Rücksetzvorgangs wieder zurückgenommen wird. Derartige Vorgänge, insbesondere der

genannte Extremfall, treten im allgemeinen vergleichsweise unwahrscheinlich auf, sind jedoch in programmierbaren Logik-Bausteinen bei einer ungünstigen Platzierung der einzelnen Logikeinheiten nicht auszuschließen.

Der Anwender besitzt bei der Programmierung der Logikbausteine im allgemeinen nur beschränkten Einfluss auf die Laufzeiten der einzelnen Signale bzw. auf die Löschzeiten der Flip-Flops, so dass bei Auftreten derartiger Unregelmäßigkeiten das Regelverhalten des PLL- Regelkreises nicht mehr exakt kontrollierbar ist. Zwischen den beiden Stellsignalen des digitalen Phasen-/Frequenz- Komparators und der Frequenzabweichung zwischen Referenzfrequenz und Ausgangsfrequenz besteht also kein exakter deterministischer Zusammenhang mehr. Dies führt zu unerwünschten Sprüngen in der Frequenz am Ausgang des Frequenzoszillators der PLL-Schaltung sowie zu Phasendriften zwischen Referenzfrequenz und Ausgangs- frequenz. Diese Regelabweichungen des Phasen-/Frequenz- regelkreises, die die Regelgüte der PLL-Schaltung'deutlich reduzieren, können im allgemeinen nicht ausgeregelt werden und können in Extremfall zur Instabilität des Regelkreises führen.

Der Erfindung liegt daher die Aufgabe zugrunde, für einen digitalen Phasen-/Frequenzregelkreis eine geeignete Rücksetzlogik für den Phasen-/Frequenz-Komparator, der mit flankengetriggerten Speichergliedern (D-Flip-Flops) aufgebaut ist, zu schaffen, um trotz auftretender Laufzeit-Effekte bei einer digitalen Realisierung mittels beispielsweise programmierbarer Logikbausteine eine deterministische und stabile Phasen-/Frequenzregelung zu erzielen.

Die Aufgabe der Erfindung wird durch die Merkmale eines Phasen-/Frequenzregelkreis nach Anspruch 1 und durch die Merkmale eines Phasen-/Frequenzkomparators nach Anspruch 9 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Zur Erzielung definiert zuverlässiger Löschvorgänge der beiden flankengetriggerten Speicherglieder, z. B. D-Flip- Flops, wird anstelle eines statischen Gatterbausteins zur Gewinnung des Rücksetzsignals aus den Ausgangssignalen der flankengetriggerten Speicherglieder (D-Flip-Flops) ein digitales Speicherglied verwendet. Hierzu kommt beispiels- weise und vorzugsweise ein asynchrones pegelgetriggertes RS-Flip-Flop zum Einsatz, das erst gesetzt wird, wenn beide Ausgänge der beiden erst genannten flankengetrig- gerten Speicherglieder (D-Flip-Flops) gesetzt sind. Das Rücksetzsignal der beiden flankengetriggerten Speicher- glieder (D-Flip-Flops) wird erst dann zurückgesetzt, wenn beide flankengetriggerten Speicherglieder (D-Flip-Flops) zurückgesetzt sind. Somit wird gewährleistet, dass der Rücksetzvorgang beider flankengetriggerten Speicherglieder (D-Flip-Flops) definiert zum Abschluss kommt.

In den abhängigen Ansprüchen werden Ausführungsformen der Rücksetzlogik für invertierte wie auch nicht-invertierte Logik aufgeführt.

Zwei Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im Folgenden näher beschrieben. Es zeigen : Fig. lA, 1B, 1C, 1D eine Darstellung der Signale beim Phasen-/Frequenz-Detektor für unter- schiedliche Frequenz-und Phasen- Abweichungen ; Fig. 2 ein Blockdiagramm eines Phasen- /Frequenz-Regelkreises ; Fig. 3 ein Blockdiagramm eines digitalen Phasen-/Frequenz-Komparators ;

Fig. 4 ein Blockdiagramm eines ersten Ausführungsbeispiels einer Rück- setzlogik und Fig. 5 ein Blockdiagramm eines zweiten Ausführungsbeispiels einer Rück- setzlogik.

Die erfindungsgemäße Rücksetzlogik für einen digitalen Phasen-/Frequenz-Komparator wird nachfolgend unter Bezugnahme auf Fig. 2 bis Fig. 5 beschrieben.

In Fig. 2 ist schematisch das Blockdiagramm eines Phasen- /Frequenz-Regelkreises (PLL-Regelkreis) 1 dargestellt. Er besteht aus einem Frequenzteiler 2, an dessen Eingang ein Referenzfrequenz-Signal 3 anliegt. Die Frequenz des Referenzfrequenz-Signals 3 wird im Frequenzteiler 2 um den Faktor M geteilt. Das Referenzfrequenz-Signal 4 mit der um den Faktor M geteilten Frequenz wird am Ausgang des Frequenzteilers 2 ausgegeben. Der Phasen-/Frequenz- Regelkreis 1 besitzt einen zweiten Frequenzteiler 5, der die Frequenz des an seinem Eingang anliegenden Ausgangsfrequenz-Signals 6 um den Faktor N teilt. Das Ausgangsfrequenz-Signal 7 mit der um den Faktor N geteilten Frequenz wird am Ausgang des Frequenzteilers 5 ausgegeben. Durch geeignete Wahl von M und N ist dafür zu sorgen, dass das um den Faktor M frequenzgeteilte Referenzfrequenz-Signal 3 und das um den Faktor N frequenzgeteilte Ausgangsfrequenz-Signal 6 im stationären (eingeschwungenen) Zustand des Phasen-/Frequenz- Regelkreises 1 dieselbe Frequenz haben. Sowohl Frequenzteiler 2 wie auch Frequenzteiler 5 sind optionale Funktionsblöcke innerhalb des Phasen-/Frequenz-Regel- kreises.

Das optional in den Frequenzteilern 2 bzw. 3 in seiner Frequenz geteilte Referenzfrequenzsignal 4 und Ausgangsfrequenz-Signal 7 wird an die jeweiligen Eingänge eines Phasen-/Frequenz-Komparators 8 geführt. Im Phasen-

/Frequenz-Komparator 8 erfolgt ein Vergleich der beiden Frequenzen bzw. Phasen des Referenzfrequenz-Signals 4 und des Ausgangsfrequenz-Signals 7. Der Vergleich führt zu einer Stellgröße 9 zur Nachregelung eines in der Regel strom-oder spannungsgesteuerten Frequenzoszillators 10.

Die Stellgröße 9 besteht aus den beiden Stellsignalen Stelloben 9A zum Hochregeln der Frequenz des Frequenzoszillators 10 und Stellunten 9B zum Herunterregeln der Frequenz des Frequenzoszillators 10.

Die Stellgröße 9 mit ihren beiden Stellsignalen Stelloben 9A und Stellunten 9B werden an den Eingang eines Schleifenfilters 11 geführt. Das Schleifenfilter 11 weist ein bestimmtes charakteristisches dynamisches Verhalten auf, mit dem es die Dynamik des Phasen-/Frequenz- Regelkreises im Hinblick auf die Stabilität gezielt beeinflußt. Das Ausgangssignal 12 des Schleifenfilters 11 wird an den Eingang des Frequenzoszillators 10 zur Regelung der Frequenz des Ausgangsfrequenz-Signals 6 geführt.

Somit wird die Frequenz des Ausgangsfrequenz-Signals 6 in Abhängigkeit der Regelkreisverstärkung des Phasen- /Frequenz-Regelkreises 1, die unter anderem von den Teilungsfaktoren N und M der Frequenzteiler 2 und 5 bestimmt ist, entsprechend dem zeitlichen Verlauf der Frequenz des Referenzfrequenz-Signals 3 geregelt. Das dynamische Verhalten des Phasen-/Frequenz-Regelkreises 1 bei zeitlicher Änderung der Frequenz des Referenzfrequenz- Signals 3 oder bei Auftreten einer den Phasen-/Frequenz- Regelkreises 1 beeinflussenden Störung wird durch die Dynamik der einzelnen Funktionsblöcke im Phasen-/Frequenz- Regelkreis 1, insbesondere des Schleifenfilters 11 und des Frequenzoszillators 10, bestimmt.

Während das Schleifenfilter 11 und der Frequenzoszillator 10 oft analog realisierte Funktionseinheiten darstellen, werden die Frequenzteiler 2 und 5 und der Phasen- /Frequenz-Komparator 8 analog oder digital realisiert. Bei

der digitalen Realisierung wird im Folgenden der in der überwiegenden Mehrzahl der Anwendungen eingesetzte Phasen- Frequenz-Detektor (PFD) mit flankengetriggerten D-Flip- Flops und Rücksetzlogik weiter beschrieben.

Das Blockschaltbild des Phasen-Frequenz-Detektor (PFD) ist in Fig. 3 dargestellt. Der PFD besteht aus den beiden flankengetriggerten Speichergliedern 13 und 14, vorzug- weise flankengetriggerte D-Flip-Flops. Beim flankenge- triggerten D-Flip-Flop 13 wird bei einer positiven Flanke des optional im Frequenzteiler 2 frequenzgeteilten Referenzfrequenz-Signals 4 am Takteingang Clk der am Eingang D anliegende Pegel, der konstant auf logisch"1" gesetzt ist, auf den Ausgang Q geschaltet. Das am Ausgang Q des D-Flip-Flops 13 anliegende Stellsignal Steileren 9a dient zum Hochregeln der Frequenz des Frequenzoszillators 10. Analog wird beim flankengetriggerten D-Flip-Flop 14 bei einer positiven Flanke des optional im Frequenzteiler 5 frequenzgeteilten Ausgangsfrequenz-Signals 7 am Takteingang Clk der am Eingang D anliegende Pegel, der konstant auf logisch"1"gesetzt ist, auf den Ausgang Q geschaltet. Das am Ausgang Q des D-Flip-Flops 14 anliegende Stellsignal Stellunten 9B dient zum Herunterregeln der Frequenz des Frequenzoszillators 10.

Die beiden Stellsignale Stelloben 9A und Stellunten 9B werden an die Eingänge der Rücksetzlogik 15 geführt.

Nach dem Stand der Technik besteht die Rücksetzlogik 15 aus einem UND-Gatter. Die Rücksetzlogik 15 generiert ein Rücksetzsignal 16, das als Rücksetzsignal 16A an den Rücksetz-Eingang R des D-Flip-Flops 13 und als Rücksetzsignal 16B an den Rücksetz-Eingang R des D-Flip- Flops 14 geführt wird. Sind also die beiden Ausgänge Q der beiden D-Flip-Flops 13 und 14 gleichzeitig gesetzt, so ist auch der Ausgang der Rücksetzlogik 15 aktiviert, womit die beiden D-Flip-Flops 13 und 14 jeweils über die Rücksetz- signale 16A und 16B an den Rücksetzeingängen R zurück- gesetzt werden.

In einem ersten Ausführungsbeispiel der Rücksetzlogik 15, die in Fig. 4 dargestellt ist, wird ein asynchrones pegel- getriggertes RS-Flip-Flop 17 verwendet, das eine inverse (= low-aktiv) Logik aufweist. Der Setzeingang S des asynchronen pegelgetriggerten RS-Flip-Flops 17 wird vom Ausgangssignal 18 eines invertierten UND-Gatters 19 gespeist. An die Eingänge des invertierten UND-Gatters 19 werden die beiden Stellsignale Stelloben 9A und Stellunten 9B geführt. An den Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 17 wird das Ausgangssignal 20 des ODER-Gatters 21 geführt. Die beiden Eingänge des ODER-Gatters 21 werden von den beiden Stellsignalen Stelloben 9A und Stellunten 9B gespeist. Am Ausgang Q des asynchronen pegelgetriggerten RS-Flip-Flops 17 wird das Rücksetzsignal 16 erzeugt. Zur Realisierung der inversen Logik weist das asynchrone pegelgetriggerte RS-Flip-Flop 17 ein invertiertes UND-Gatter 22 auf, dessen Ausgang an den Ausgang Q geschaltet ist und dessen Eingänge vom Eingang S und vom Ausgang eines weiteren invertierten UND- Gatters 23 gespeist werden. Die Eingänge des weiteren invertierten UND-Gatters 23 werden vom Rücksetzeingang R und vom Ausgang des ersten invertierten UND-Gatters 22 gespeist.

Sind die beiden Stellsignale Stelloben 9A und Stellunten 9B gleichzeitig aktiviert (Zustand"1"), so wird das Ausgangssignal 18 des invertierten UND-Gatters 19 und damit der Setzeingang S des asynchronen pegelgetriggerten RS-Flip-Flops 17 aktiviert (auf Zustand"0"gesetzt).

Gleichzeitig ist das Ausgangssignal 20 des ODER-Gatters 21 und damit der Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 17 deaktiviert (auf Zustand"1"gesetzt). Aufgrund der inversen Logik des RS- Flip-Flops 17 ist der Ausgang Q und damit das Rücksetzsignal 16 gesetzt. Sind dagegen die beiden Stellsignale Stelloben 9A und Stellunten 9B gleichzeitig deaktiviert (Zustand"0"), so ist das Ausgangssignal 18 des invertierten UND-Gatters 19 und damit der Setzeingang S des RS-Flip-Flops 17 auf den Zustand"1"gesetzt. Das

Ausgangssignal 20 des ODER-Gatters 21 und damit der Rücksetzeingang R des RS-Flip-Flops 17 ist auf den Zustand "0"gesetzt. Der Ausgang Q des RS-Flip-Flops 17 wird aufgrund seiner inversen Logik zurückgesetzt.

Somit ist gewährleistet, dass das Rücksetzsignal 16 dann gesetzt wird, wenn die beiden Stellsignale Stelloben 9A und Stellunten 9B gesetzt sind. Ein Rücksetzen des Rücksetzsignals 16 erfolgt erst dann, wenn beide Stellsignale Stelloben 9A und Stellunten 9B gleichzeitig zurückgesetzt sind. Damit kann die Frequenz des Frequenz- oszillators 10 entsprechend der Belegung der Stellsignale Stelloben 9a und Stellunten 9B nachgeregelt werden, ohne unerwünschte Frequenzsprünge und damit Instabilitäten im Phasen-/Frequenz-Regelkreis zu erzeugen. Der PLL- Regelkreis weist damit ein kontrollierbares Verhalten auf.

In einem zweiten Ausführungsbeispiel der Rücksetzlogik 15, die in Fig. 5 dargestellt ist, wird ein asynchrones pegel- getriggertes RS-Flip-Flop 24 verwendet, das eine nicht- inverse Logik aufweist. Der Setzeingang S des asynchronen pegelgetriggerten RS-Flip-Flops 24 wird vom Ausgangssignal 25 eines UND-Gatters 26 gespeist. An die Eingänge des UND- Gatters 26 werden die beiden Stellsignale Stelloben 9A und Stellunten 9B geführt. An den Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 24 wird das Ausgangssignal 27 des invertierten ODER-Gatters 28 geführt. Die beiden Eingänge des invertierten ODER-Gatters 28 werden von den beiden Stellsignalen Stelloben 9A und Stellunten 9B gespeist. Am Ausgang Q des asynchronen pegelgetriggerten RS-Flip-Flops 24 wird das Rücksetzsignal 16 erzeugt. Zur Realisierung der nicht-inversen Logik weist das asynchrone pegelgetriggerte RS-Flip-Flop 24 ein invertiertes ODER-Gatter 29 auf, dessen Ausgang an den Ausgang Q geschaltet ist und dessen Eingänge vom Eingang S und vom Ausgang eines weiteren invertierten ODER-Gatters 30 gespeist werden. Die Eingänge des weiteren invertierten ODER-Gatters 30 werden vom Rücksetzeingang R und vom Ausgang des ersten invertierten ODER-Gatters 29 gespeist.

Sind die beiden Stellsignale Stellagen 9A und Stellunten 9B gleichzeitig aktiviert (Zustand"1"), so wird das Ausgangssignal 25 des UND-Gatters 26 und damit der Setzeingang S des asynchronen pegelgetriggerten RS-Flip- Flops 24 aktiviert (Zustand"1"). Gleichzeitig ist das Ausgangssignal 27 des invertierten ODER-Gatters 28 und damit der Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 24 nicht gesetzt (Zustand "0"). Aufgrund der nicht-invertierten Logik des RS-Flip- Flops 24 ist der Ausgang Q und damit das Rücksetzsignal 16 gesetzt. Sind dagegen die beiden Stellsignale StellOben 9A und Stellunten 9B gleichzeitig deaktiviert (Zustand"0"), so ist das Ausgangssignal 25 des UND-Gatters 26 und damit der Setzeingang S des RS-Flip-Flops zurückgesetzt (Zustand "0"). Das Ausgangssignal 27 des invertierten ODER-Gatters 28 und damit der Rücksetzeingang R des RS-Flip-Flops 24 ist aktiviert (Zustand"1"). Der Ausgang Q des RS-Flick- Flops 24 wird aufgrund seiner nicht-invertierten Logik zurückgesetzt.

Auch in diesem Ausführungsbeispiel mit einem asynchronen pegelgetriggerten RS-Flip-Flop 24 mit nicht-invertierter Logik ist gewährleistet, dass das Rücksetzsignal 16 nur dann gesetzt ist, wenn die beiden Stellsignale Stelloben 9A und Stellunten 9B gleichzeitig gesetzt sind. Ein Rücksetzen des Rücksetzsignals 16 erfolgt auch dann erst, wenn beide Stellsignale Stelloben 9A und Stellunten 9B zurückgesetzt sind. Der PLL-Regelkreis weist auch in diesem Ausführungsbeispiel ein kontrollierbares Verhalten auf, da keine unerwünschten Frequenzsprünge und somit Instabilitäten im Phasen-/Frequenz-Regelkreis auftreten.