実施例1の半導体メモリの構成図を図4に� �す。図4において、ブロック(BLK0~BLK4)は、1ビ� ��トが1個のメモリセルで構成されるモード(1� ��ット/1セルモード)で動作するブロックであ� ��のに対して、ブロック(BLK4~BLK5)は、1ビット� ��2個のメモリセルを連結して構成されるモー ド(1ビット/2セルモード)で動作するブロック� ��ある。1ビット/1セルモードのブロック(BLK0~B LK4)は、暗号プログラムや暗号データなどの� �要なプログラムコードやデータを記憶して� �らず、それらの重要なプログラムコードや� �ータは1ビット/2セルモードのブロック(BLK4~BL K5)の方に記憶される。1ビット/2セルモードの ブロック(BLK4~BLK5)は、1ビット/1セルモードの� ��ロック(BLK0~BLK4)と比べて、メモリ容量は半� �になる反面、優れたQoBを実現する。以下、Qo Bの制御方法について説明する。

 実施例1の半導体メモリでは、図5に示され� �ように上述した従来のSRAMに用いられるメモ� ��セルを2個連結した回路構成となる。
 すなわち、実施例1に係るメモリセル(MC01,MC1 0)は、各々の出力が該メモリセルの列に対応� ��て配置される一対のビットライン(BL,/BL)の� �々に至る経路に接続されるクロスカップル� �続された一対のインバータ(M00~M03のMOSトラン ジスタ、或いは、M10~M13のMOSトランジスタで� �成)と、ビットライン(BL,/BL)とインバータの� �力との間に設けられた一対のスイッチ部(M04� ��M05のMOSトランジスタ、或いは、M14とM15のMOS� ��ランジスタで構成)と、スイッチ部の導通が 制御し得る1本のワードライン(WL[0],WL[1])とか� ��構成されるものである。2個のメモリセル(MC 01,MC10)を連結したものを1ビット領域とし、1� �ット/2セルモードのブロック(BLK4~BLK5)を構成� ��せる。一方、1ビット/1セルモードのブロッ� ��(BLK0~BLK3)では、従来同様にメモリセル1個が1 ビット領域である。

 2個のメモリセル(MC01,MC10)を連結したものを1 ビット領域とする1ビット/2セルモードにおい ては、2個のメモリセル(MC01,MC10)には同じデー タが保持されるため、読出し/書き込み動作� �際は、2本のワードライン(WL[0],WL[1])がハイモ ード”H”にドライブされる(WL[0]=”H”,WL[1]=� �H”)。
 なお、1ビット/1セルモードと1ビット/2セル� ��ードの両方のモードにおいて、ワードライ� ��の制御を除いて、読出しアクセスと書き込� ��アクセスは同じ処理となる。

 次に、図6~図7を参照して、1ビット/2セルモ� ��ドの優位性を説明する。
 図6のグラフは、モンテカルロシミュレーシ ョンを用いて、90nmプロセステクノロジーの� �モリセルにおいて、1ビット/1セルモードと1� ��ット/2セルモードの読出し電流を比較した� �のである。

 図6のグラフによれば、1ビット/2セルモー ドの読出し電流が1ビット/1セルモードの読出 し電流の2倍以上大きいことになり、セル電� �の増大(動作速度の改善)が示されている。

 これに対して、実施例1のメモリセル(1ビ� ��ト/2セルモード)の場合、アクセスされたメ� ��リセルが不良だとしても、2つのメモリセル の内いずれか1つのメモリセルが正常であり� �その保持データが正しいものであれば、不� �のメモリセルの保持データは、正常なメモ� �セルの保持データによって修復されるので� �る。

 図7のグラフは、この自己修復機能を説明す るもので、ビットライン(BL,/BL)およびワード� ��イン(WL[0],WL[1])の電位の変化に対するノード 電位(N00,N01,N10,N11)の遷移の様子を示している� ��ここで、正常なメモリセルをMC01、不良のメ モリセルをMC10としている。不良メモリセルMC 10のデータが読出し動作時に破壊されたとし� ��も、正常なメモリセルMC01によって、ビット ラインが正常に引き抜かれる(BL=”L”,/BL=”
H”)ため、ビットラインの電位差の影響によ� ��て、MC10に元のデータが復元されるのである 。

 図8に実施例1の1ビット領域のメモリセル� ��レイアウト図を示す。従来のSRAMに用いられ るメモリセルのレイアウト面積と比べて面積 オーバヘッドは無い。

 ここで、90nmプロセステクノロジーのダイ ナミックセル安定性シミュレーションによっ て得られるビット誤り率(BER)を用いて、1ビッ ト/2セルモードのQoBを評価する。

 図9と図10のグラフは、従来のSRAMのメモリ セルと実施例1の1ビット/2セルモードのメモ� �セルについて、読出し動作時のBERの比較の� �ミュレーション結果である。図9のグラフは� ��出し動作を高速動作で行った場合、具体的� ��はワードライン(WL)のパルス幅が1nsの場合で ある。また、図10のグラフは読出し動作を低� ��動作で行った場合、具体的にはワードライ� ��(WL)のパルス幅が20nsの場合である。

 図9(高速動作時の比較)のグラフから、実施� ��1の1ビット/2セルモードのメモリセルにおい て、ワードライン(WL)を2本立ち上げることに� ��り、動作速度が改善されることがわかる。� ��体的には、図9のグラフにおいて、BERが10 ^-3 となる電圧が50mV改善されている。

 また、図10(低速動作時の比較)のグラフから 、実施例1の1ビット/2セルモードのメモリセ� �において、自己修復機能により従来のSRAMの� ��モリセル(1ビット/1セルモード)と比べて低� �圧動作が可能であることがわかる。具体的� �は、図10のグラフにおいて、BERが10 ^-3 となる電圧が80mV改善されている。

 シミュレーションには、図11に示すよう� �読出し動作/書き込み動作におけるシミュレ� ��ション波形を用いている。図11(a)は読出し� �作におけるシミュレーション波形を示して� �り、また図11(b)は書き込み動作におけるシミ ュレーション波形を示している。シミュレー ションのパス条件を下記(1)~(5)に示す。なお� �書き込み動作においては、従来のSRAMのメモ� ��セルと実施例1の1ビット/2セルモードのメモ リセルに差は現れなかった。

a)読出し動作の場合
 V(N00)< V(N01)・・・(1)
 V(N10)< V(N11)・・・(2)
 V(/BL)>= V(BL)+50mV・・・(3)
b)1ビット/1セルモードにおける書き込み動作� ��場合
 V(N00)> V(N01)・・・(4)
c)1ビット/2セルモードにおける書き込み動作� ��場合
 V(N00)> V(N01)・・・(4)
 V(N10)> V(N11)・・・(5)

 以上のことから、実施例1の1ビット/2セル モードのメモリセルにおける2本のワードラ� �ン(WL[0],WL[1])を立ち上げるドライブ方法は、� ��出し動作において、従来のメモリセル(1ビ� �ト/1セルモード)のドライブ方法と比べて、� �いQoBを実現でき、優位性があることがわか� �。

 次に、実施例2の半導体メモリは、実施例1� �半導体メモリのメモリセルよりも信頼性が� �大できるメモリセルで構成されるものであ� �。
 図12は、実施例2のメモリセルの回路構成図� ��示している。図12に示されるように、実施� �2の半導体メモリにおけるメモリセルは、実� ��例1に係るメモリセル(MC01,MC10)のデータ保持� ��ード間(N00とN10の間、N01とN11の間)に、1対のN 型MOSトランジスタ(M20、M21)と、該N型MOSトラン ジスタ(M20、M21)が導通するように制御し得る1 本の制御ライン(CTRL)を追加した構成とされる ものである。

 実施例2のメモリセルにおいて、制御ライ ン(CTRL)がローレベル”L”の時は、追加され� �一対のN型MOSトランジスタ(M20、M21)は作動し� �いので、データ保持ノード間(N00とN10の間、N 01とN11の間)は切断状態となる。この切断状態 で読出し/書き込みアクセスにおいて、1つの� ��ードライン(WL)が立ち上がると(WL[0]=”H”,WL[ 1]=”L”)、従来のメモリセルと同様な構成と� ��り、従来と同じで低いQoBとなる。また、切� ��状態で読出し/書き込みアクセスにおいて、 2つのワードライン(WL)が立ち上がると(WL[0]=” H”,WL[1]=”H”)、実施例1のメモリセルと同様� ��構成となり、高いQoBを実現できる。

 一方、実施例2のメモリセルにおいて、制 御ライン(CTRL)がハイレベル”H”となり、追� �された一対のN型MOSトランジスタ(M20、M21)が� �動する場合は、データ保持ノード間(N00とN10� ��間、N01とN11の間)が直接つながることになり 、読出し/書き込み動作時のメモリセルのば� �つきを補正することができるのである。片� �のメモリセルが正常なセルである場合、も� �一方のメモリセルが不良セルであったとし� �も、追加N型MOSトランジスタが導通している� ��で、不良セルの”L”レベルの電位の上昇を 抑えることができるのである。

 また、実施例2のメモリセルにおいて、制 御ライン(CTRL)がハイレベル”H”で、1つのワ� ��ドライン(WL)が立ち上がると(WL[0]=”H”,WL[1]= ”L”)、読出し安定性が増大して高いQoBを実� ��できる。また、2つのワードライン(WL)が立� �上がると(WL[0]=”H”,WL[1]=”H”)、セル電流が 改善されるため高速動作が可能となり、また 書き込み安定性も増大して高いQoBを実現でき る。

 図13に実施例2の1ビット領域のメモリセル のレイアウト図を示す。従来のSRAMに用いら� �るメモリセルのレイアウト面積と比べた面� �オーバヘッドは30%である。

 ここで、90nmプロセステクノロジーのダイ ナミックセル安定性シミュレーションによっ て得られるビット誤り率(BER)を用いて、1ビッ ト/2セルモードのQoBを評価する。なお、シミ� ��レーションには、実施例1と同様に、図11に� ��すような読出し動作/書き込み動作における シミュレーション波形を用いている。

 図14~図15のグラフは、従来のSRAMのメモリセ� ��と実施例2の1ビット/2セルモードのメモリセ ルについて、読出し動作時のBERの比較のシミ ュレーション結果である。図14のグラフは読� ��し動作を高速動作で行った場合、具体的に� ��ワードライン(WL)のパルス幅が1nsの場合であ る。また、図15のグラフは読出し動作を低速� ��作で行った場合、具体的にはワードライン( WL)のパルス幅が20nsの場合である。
 また、図16のグラフは、従来のSRAMのメモリ� ��ルと実施例2の1ビット/2セルモードのメモリ セルについて、書き込み動作時のBERの比較の シミュレーション結果である。ワードライン (WL)のパルス幅は20nsである。

 図14(高速動作時の比較)のグラフから、実施 例2の1ビット/2セルモードのメモリセルにお� �て、従来の1ビット/2セルモードのメモリセ� �に比べて読出し安定性が増大し、またワー� �ライン(WL)を2本立ち上げることにより、高速 動作時における読出し安定性が更に増大する ことがわかる。具体的には、図14のグラフに� ��いて、従来のメモリセルと比較して、BERが1 0 ^-3 となる電圧が120mV改善されている。このこと� ��ら、追加トランジスタによりデータ破壊エ� ��ーを防ぐことができ、実施例1よりも低電圧 動作が可能となることがわかる。

 また、図15(低速動作時の比較)のグラフから 、実施例2の1ビット/2セルモードのメモリセ� �において、従来の1ビット/2セルモードのメ� �リセルに比べ読出し安定性が増大しており� �特にワードライン(WL)を1本だけ立ち上げた方 が、動作マージンが改善され、低電圧動作に おいてBERの改善が見られ、低速動作時におけ る読出し安定性が更に増大することがわかる 。具体的には、図15のグラフにおいて、1本だ けWLを立ち上げることにより、従来のメモリ� ��ルと比較してBERが10 ^-3 となる電圧が160mV改善されている。

 また、図16(書き込み動作時の比較)のグラ フから、実施例2の1ビット/2セルモードのメ� �リセルにおいて、従来の1ビット/2セルモー� �のメモリセルに比べ書き込み安定性が改善� �れていることがわかる。

 以上のことから、実施例2の1ビット/2セルモ ードのメモリセルは、従来のメモリセル(1ビ� ��ト/1セルモード)のドライブ方法と比べて、� ��出し/書き込み動作の安定性が増大し、高い QoBを実現でき、優位性があることがわかる。
 また、高速動作による読出しの場合は、ワ� ��ドラインを2本立ち上げてメモリセルにアク セスする方が、更に読出し動作の安定性が増 大して、より高いQoBを実現できることになる 。また、低速動作による読出しの場合は、ワ ードラインを1本立ち上げてメモリセルにア� �セスする方が、動作マージンが改善され、� �電圧動作において読出し動作の安定性が増� �して、より高いQoBを実現できることになる� �

 ここで、実施例2のメモリセルを例に挙げて 、本発明のメモリセルの周辺回路について図 17~図20を参照して説明する。
 図17は、実施例1のメモリセルを用いた128kbit のSRAM(512行×8列×32bit/word)に関する回路ブロッ ク図であり、図に示されるように、8個メモ� �セルブロックと行デコーダ(Row Decoder)と列デ コーダ(Col Decoder)と入出力回路(I/O Circuit)と� �択回路(Selector)と制御回路(Control Circuit)から� ��成される。図17において、A<11:0>はアド� ��ス入力であり、WE(Write enable)は書き込み許� �信号であり(”H”で書き込み)、TWLE(Two
Wordline enable)は2本のワードラインの立ち上げ 許可信号であり(”H”で2本のワードラインを 立ち上げ)、CTRLは1ビット/2セルモードへの切� ��替え信号であり(”H”で1ビット/2セルモー� �に切り替え)、DI<31:0>はデータ入力であ� �、DO<31:0>はデータ出力である。

 また、図18は実施例1のメモリセルのブロ� ��ク図である。また、図19は行レコーダ回路� �関するブロック図であり、ワードライン(WL)� ��立ち上げる本数((1本もしくは2本)を制御す� �回路である。また、図20は列デコーダおよび 入出力回路に関するブロック図であり、入出 力回路(センスアンプ,ライトドライバなど)は 、従来のものと同じ回路を用いることが可能 である。

 ここで周辺回路である行デコーダ、列デコ� ��ダ、メモリセルブロックについて以下説明� ��行う。
 先ず、メモリセルブロックの動作について� ��18を参照して説明する。図18のメモリセルブ ロック図に示されるように、CTRLが”H”の場� ��は、メモリセルの追加トランジスタが導通� ��態となり、ブロック内のメモリセルは1ビッ ト/2セルモードとなる。一方、CTRLが”L”の� �合は、ブロック内のメモリセルは1ビット/1� �ルモードとなる。

 次に、行デコーダの動作について図19を� �照して説明する。図19の行レコーダ回路に関 するブロック図に示されるように、アドレス 信号A<8:0>,/A<8:0>を用いて行の選択を� ��う(選択される行のみWLが”H”となる)。ま� �、TWLEを”H”とすることにより2本のワード� �インが立ち上がる。また、TWLEを”L”とする ことにより1本のみワードライが立ち上がる� �

 次に、列デコーダの動作について図20を� �照して説明する。図20の列レコーダ回路に関 するブロック図に示されるように、選択され るブロックのみCLが”H”となり、CLとWLのAND� �取ることにより、選択ブロック内の選択行� �アクセストランジスタが導通する。また、CL 信号はアドレス信号A<11:9>,/A<11:9>か� �生成される。

 次に、実施例3の半導体メモリは、実施例1� �半導体メモリのメモリセルよりも信頼性が� �大できるメモリセルで構成されるものであ� �。
 図21は、実施例3のメモリセルの回路構成図� ��示している。図21に示されるように、実施� �3の半導体メモリにおけるメモリセルは、実� ��例1に係るメモリセル(MC01,MC10)のデータ保持� ��ード間(N00とN10の間、N01とN11の間)に、1対のP 型MOSトランジスタ(M20、M21)と、該P型MOSトラン ジスタ(M20、M21)が導通するように制御し得る1 本の制御ライン(/CTRL)を追加した構成とされ� �ものである。

 実施例3のメモリセルにおいて、制御ライ ン(/CTRL)がハイレベル”H”の時は、追加され� ��一対のP型MOSトランジスタ(M20、M21)は作動し� ��いので、データ保持ノード間(N00とN10の間、 N01とN11の間)は切断状態となる。この切断状� �で読出し/書き込みアクセスにおいて、1つの ワードライン(WL)が立ち上がると(WL[0]=”H”,WL [1]=”L”)、従来のメモリセルと同様な構成と なり、従来と同じで低いQoBとなる。また、切 断状態で読出し/書き込みアクセスにおいて� �2つのワードライン(WL)が立ち上がると(WL[0]=� �H”,WL[1]=”H”)、実施例1のメモリセルと同様 な構成となり、高いQoBを実現できる。

 一方、実施例3のメモリセルにおいて、制 御ライン(/CTRL)がローレベル”L”となり、追� ��された一対のP型MOSトランジスタ(M20、M21)が� ��動する場合は、データ保持ノード間(N00とN10 の間、N01とN11の間)が直接つながることにな� �、読出し/書き込み動作時のメモリセルのば� ��つきを補正することができるのである。す� ��わち、片方のメモリセルが正常なセルであ� ��場合、もう一方のメモリセルが不良セルで� ��ったとしても、追加型PMOSトランジスタが導 通しているので、不良セルの” H”レベルの 電位の低下を抑えることができることになる 。

 また、実施例3のメモリセルにおいて、制 御ライン(/CTRL)がローレベル”L”で、1つのワ ードライン(WL)が立ち上がると(WL[0]=”H”,WL[1] =”L”)、読出し安定性が増大して高いQoBを実 現できる。また、2つのワードライン(WL)が立� ��上がると(WL[0]=”H”,WL[1]=”H”)、セル電流� �改善されるため高速動作が可能となり、ま� �書き込み安定性も増大して高いQoBを実現で� �る。

 図22に実施例3の1ビット領域のメモリセル のレイアウト図を示す。従来のSRAMに用いら� �るメモリセルのレイアウト面積と比べた面� �オーバヘッドは12%である。

 ここで、90nmプロセステクノロジーのダイ ナミックセル安定性シミュレーションによっ て得られるビット誤り率(BER)を用いて、1ビッ ト/2セルモードのQoBを評価する。なお、シミ� ��レーションには、実施例1と同様に、図11に� ��すような読出し動作/書き込み動作における シミュレーション波形を用いている。

 図23~図24のグラフは、従来のSRAMのメモリセ� ��と実施例3の1ビット/2セルモードのメモリセ ルについて、読出し動作時のBERの比較のシミ ュレーション結果である。図23のグラフは読� ��し動作を高速動作で行った場合、具体的に� ��ワードライン(WL)のパルス幅が1nsの場合であ る。また、図24のグラフは読出し動作を低速� ��作で行った場合、具体的にはワードライン( WL)のパルス幅が20nsの場合である。
 また、図25のグラフは、従来のSRAMのメモリ� ��ルと実施例3の1ビット/2セルモードのメモリ セルについて、書き込み動作時のBERの比較の シミュレーション結果である。ワードライン (WL)のパルス幅は20nsである。

 図23(高速動作時の比較)のグラフから、実施 例3の1ビット/2セルモードのメモリセルにお� �て、従来の1ビット/2セルモードのメモリセ� �に比べて読出し安定性が増大し、またワー� �ライン(WL)を2本立ち上げることにより、高速 動作時における読出し安定性が更に増大する ことがわかる。具体的には、図23のグラフに� ��いて、BERが10 ^-3 となる電圧が120mV改善されている。このこと� ��ら、追加トランジスタによりデータ破壊エ� ��ーを防ぐことができるので、実施例1よりも 低電圧動作が可能となることがわかる。

 また、図24(低速動作時の比較)のグラフから 、実施例3の1ビット/2セルモードのメモリセ� �において、従来の1ビット/2セルモードのメ� �リセルに比べ読出し安定性が増大しており� �特にワードライン(WL)を1本だけ立ち上げた方 が、動作マージンが改善され、低電圧動作に おいてBERの改善が見られ、低速動作時におけ る読出し安定性が更に増大することがわかる 。具体的には、図24のグラフにおいて、1本だ けWLを立ち上げることにより、従来のメモリ� ��ルと比較してBERが10 ^-3 となる電圧が130mV改善されている。

 また、図25(書き込み動作時の比較)のグラ フから、実施例3の1ビット/2セルモードのメ� �リセルにおいて、従来の1ビット/2セルモー� �のメモリセルに比べ書き込み安定性が改善� �れていることがわかる。

 以上のことから、実施例3の1ビット/2セルモ ードのメモリセルは、従来のメモリセル(1ビ� ��ト/1セルモード)のドライブ方法と比べて、� ��出し/書き込み動作の安定性が増大し、高い QoBを実現でき、優位性があることがわかる。
 また、高速動作による読出しの場合は、ワ� ��ドラインを2本立ち上げてメモリセルにアク セスする方が、更に読出し動作の安定性が増 大して、より高いQoBを実現できることになる 。また、低速動作による読出しの場合は、ワ ードラインを1本立ち上げてメモリセルにア� �セスする方が、動作マージンが改善され、� �電圧動作において読出し動作の安定性が増� �して、より高いQoBを実現できることになる� �

 下記表1は、実施例1~3のメモリセルについ て、それぞれのメモリセルの用途による切り 替えの指針を示している。上記の説明は1ビ� �ト/2セルモードで説明したが、これは1ビッ� �/Mセルモード(Mは2以上)でも同様の効果が期� �できる。

 また、下記表2は、実施例1~3のメモリセル の特徴をまとめたものである。比較のため、 従来のSRAMメモリセルについて示している。� �2において、記号の意味は次の通りである(×: 悪い、△:普通、○:良い、◎:優れている)。� �た表2において、1WL,2WLとあるのは、それぞれ の実施例のメモリセルにおいてワードライン 1本を立ち上げるか、若しくはワードライン2� ��を立ち上げるかを意味するものである。

 また、図26は、実施例1~3のメモリセルに� �いて、それぞれのメモリセルの読出し電流� �比較したものである。2本のワードライン(WL) を立ち上げることにより、読出し電流は2倍� �上改善されることが示されている。

 また、上述したBERの比較のシミュレーシ� ��ン結果の示すグラフに関して、実施例1~3の� ��モリセルの1ビット/nセルモード(n=1,2)のメモ リセルと従来のSRAMのメモリセルのシミュレ� �ション結果を比べたグラフを図27~図29に示す 。図27は、実施例1~3のメモリセルの1ビット/n� ��ルモード(n=1,2)のメモリセルと従来のSRAMの� �モリセルとについて、読出し動作時のBERの� �較のシミュレーション結果の示すグラフ(読� ��し動作を高速動作で行った場合)を示してい る。また、図28は、実施例1~3のメモリセルの1 ビット/nセルモード(n=1,2)と従来のSRAMのメモ� �セルとについて、読出し動作時のBERの比較� �シミュレーション結果の示すグラフ(読出し� ��作を低速動作で行った場合)を示している。 また、図29は、実施例1~3のメモリセルの1ビッ ト/nセルモード(n=1,2)と従来のSRAMのメモリセ� �とについて、書き込み動作時のBERの比較の� �ミュレーション結果の示すグラフを示して� �る。

 実施例4の半導体メモリは、図30のメモリセ� ��構成図に示されるように、実施例1に係るメ モリセル(MC01,MC10)のデータ保持ノード間(N00と N10の間、N01とN11の間)に、1対のCMOSスイッチ(M2 0、M21)と、該CMOSスイッチ(M20、M21)を制御する1 本の制御ライン(CTRL)を追加した構成とされる ものである。かかる構成によれば、実施例1� �半導体メモリのメモリセルよりも信頼性が� �大できる。
 1対のCMOSスイッチを追加することにより、� �施例2,3と比較して、面積オーバヘッドは大� �くなるが、よりトランジスタのばらつきを� �正することができる。
 動作については、実施例2と同様であるので 説明は割愛する。

 実施例5の半導体メモリは、図31のメモリ� ��ル構成図に示されるように、実施例1に係る メモリセル(MC01,MC10)のデータ保持ノード間(N00 とN10の間、N01とN11の間)に、1つのCMOSスイッチ (M21)と、該CMOSスイッチ(M21)を制御する1本の制 御ライン(CTRL)を追加した構成とされるもので ある。かかる構成によれば、実施例1の半導� �メモリのメモリセルよりも信頼性が増大で� �る。

 実施例6の半導体メモリは、図32のメモリ� ��ル構成図に示されるように、実施例1に係る メモリセル(MC01,MC10)のデータ保持ノード間(N00 とN10の間、N01とN11の間)に、スイッチ(S00、S01) を追加した構成とされるものである。かかる 構成によれば、実施例1の半導体メモリのメ� �リセルよりも信頼性が増大できる。

 実施例7は、本発明の半導体メモリの技術 的思想をDRAMに適用する場合について説明す� �。DRAMは、コンデンサとトランジスタにより� ��荷を蓄える記憶素子回路であり、情報記憶� ��電荷によって行われる。電荷は時間と共に� ��少することから、一定時間毎に記憶保持の� ��めの再書き込み(リフレッシュ)を行なう必� �があり、またコンピュータの電源を落とす� �記憶内容は消去される。上述したSRAMに比較� ��て回路が単純で、集積度も簡単に上げるこ� ��ができ、低コストなため、コンピュータの� ��メモリに多用されている。

 図33は、従来のDRAMの回路構成を示している� ��DRAMのメモリセル(MC0,MC1)は、電荷を蓄えるた めのキャパシタ(C0,C1)とキャパシタへの電荷� �充放電を制御するアクセストランジスタ(M0,M 1)の2素子からなる。記憶内容”H”,”L”はキ ャパシタに電荷が存在するかどうかで対応さ れる。
 また、各列に読出し動作時の基準電位を生� ��するためのダミーメモリセル(DMC)を配置す� �。ダミーメモリセル(DMC)のキャパシタの容量 (DC)は通常のメモリセルの半分とする。

 次に、書き込み動作の一例として、DRAMメ モリセル(MC0)が選択される場合について説明� ��る。まず、ライトアンプにより、ビットラ� ��ン(BL)に書込みデータ(”H”もしくは”L”)� �印加される。また選択された行のワード線(W L[0])にハイレベル”H”が印加され、アクセス トランジスタ(M0もしくはM1)が導通し、データ 保持ノード(N0もしくはN1)が書込みデータの電 位(”H”もしくは”L”)に変化し、キャパシ� �(C0)の電荷が変化する。

 一方、読出し動作は、選択された行のワ� ��ド線を立ち上げる前に、SRAMの動作と同様、 プリチャージ回路(図示せず)により、ビット� ��(BL,/BL)をあらかじハイレベル”H”まで上昇� ��せる。これにより、ビットライン(BL,/BL)で� �、配線容量(CBL)に対する充電が行われ、プリ チャージ期間の完了後でもハイレベル”H”� �保持される。また、プリチャージ期間の間� �PC信号をハイレベル”H”を印加することに� �り、ダミーメモリセルのキャパシタに電荷� �保持されていない状態を生成する。

 プリチャージ期間の完了後、ワードライン( WL[0])およびダミーワードライン(DWL)をローレ� ��ル”L”からハイレベル”H”に遷移させて� �出し動作を行う。
 キャパシタ(C0)の電荷と、ビットラインの電 荷の再分配が行われ、保持データの値に応じ て、ビットライン(BL)の電位は変化する。
 そして、ビットライン(BL,/BL)を差動入力と� �るセンスアンプにより、ビットラインの電� �差が検知され、メモリセル(MC0)の記憶内容が 外部に読出されることとなる。

 図34は実施例7のメモリセルの回路構成図を� ��している。実施例7のメモリセルは、図34に� ��されるように、実施例2と同様、保持ノード N0,N1間にN型MOSトランジスタ(M2)と、該N型MOSト� ��ンジスタ(M2)が導通するように制御し得る1� �の制御ライン(CTRL)を追加した構成とされる� �のである。
 また、ダミーメモリセルは、キャパシタ(CD2 )およびキャパシタCD,CD2間にN型MOSトランジス� ��(MD2)を追加した構成となる。該N型MOSトラン� ��スタ(MD2)は制御ライン(CTRL)により制御され� �。
 なお、図35に示すように、ダミーメモリセ� �のみにキャパシタ(CD2),N型MOSトランジスタ(MD2 )を追加し、メモリセルは従来と同様のもの� �用いる構成も可能である。

 実施例7のメモリセルにおいて、制御ライン (CTRL)がローレベル”L”の時は、追加されたN� ��MOSトランジスタ(M2)は作動しないので、デー タ保持ノード間(N0とN1)は切断状態となる。図 37に示されるように、制御ライン(CTRL)がロー� ��ベル”L”(切断状態)での読出し/書込みアク セスにおいて、1つのワードライン(WL)が立ち� ��がると(WL[0]=”H”,WL[1]=”L”)、従来のメモ� �セルと同様な構成となり、従来と同じで低� �QoBとなる。
 かかる構成が、実施例7のメモリセルの1ビ� �ト/1セルモードの構成である。

 一方、実施例7のメモリセルにおいて、図 38に示されるように、制御ライン(CTRL)がハイ� ��ベル”H”での読出しアクセスにおいて、2� �のワードライン(WL<0>,WL<1>)を立ち上� ��、2つのN型MOSトランジスタ(M0,M1)を作動させ� ��同時に2つのメモリセル(MC0,MC1)にアクセスす る。これにより、2つのキャパシタ(C0,C1)から� ��ータの読出しを行うこととなり、データを� ��持しているキャパシタのばらつきを補正す� ��ことができるのである。

 なお、実施例7のメモリセルの動作シミュレ ーションは、図39に示されるブロック図の回� ��を構築し、下記条件で実施している。
1)プロセス: ASPLA 90nm
Generic Middle
2)プロセスコーナー: FS
3)温度: 125℃
4)容量:メモリセルの容量=30f,ダミーセルの容� ��=15f×2,BLの容量=300f
5)メモリセルのTr.サイズ:アクセスTr.: Wa/La=0.2 ミクロン(μ)/0.1ミクロン(μ),追加したTr.: Wc/Lc =0.2ミクロン(μ)/0.1ミクロン(μ)

 また、pass/fail 判定は以下の通りであり、� �ット線の電位差で評価・判定を行う。
a)BL=“1”,BL_N=“0”で読出しを行う。
b)センスアンプ(sense amp)を立ち上げてから15ns 経過後で判断する。
c)ビットラインの電位差が、センスアンプに� ��って十分増幅された場合、”pass”と判断す る。
d)一方、センスアンプが正常に動作せず、ビ� ��トラインの電位差が不十分である場合、”f ail”と判断する(BLによってN型MOSトランジス� �のゲートが”ON”されるか否かでの判断)。

 図40は動作シミュレーションにおける読出� �波形(pass)を、図41は動作シミュレーションに おける読出し波形(fail)を示している。メモリ セル(MC0,MC1)には”H”が保持されている。ま� �始めに,PC信号が”H”に印加され、ビットラ� ��ン(BL,/BL)は”H”に充電され、ダミーメモリ� ��ル(DMC)には”L”が保持されている。その後� ��WL,ampに”H”を印加し、ビットライン(BL,/BL)� ��電位差をセンスアンプによって増幅する。� ��40はビットラインの電位差がセンスアンプ� �よって増幅され、ビットライン(BL,/BL)の電位 差が十分確保されている。
 一方、図41はビットラインの電位差がセン� �アンプによって正常に増幅されていない状� �を示している。

 図42に、シミュレーション結果(Fail
Bit Count)を示す。実施例7のメモリセルの構成 にして、ワードライン(WL)を2本立ち上げるこ� ��により、従来のDRAMのメモリセルよりも、BER を低減できることが確認できる。具体的には 、図42のグラフにおいて、BERが10 ^-2 となる電圧が80mV改善されている。